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Ryzen X3D·把缓存垫到核心下面

AMD 最新的游戏 CPU，靠的不是更先进的晶体管，而是封装：把一整块 64 MB 的缓存芯片，用混合键合贴在计算芯片上。2024 年的 Ryzen 9000X3D 又把这块缓存从“顶在头上”改成“垫在脚下”。这一页从封装的角度拆开它，再看 2026 年的 Zen 6 服务器芯片 EPYC Venice 把芯片之间的连线换成了什么。

芯粒拼装计算芯粒 CCD 用台积电 N4P，输入输出芯粒 IOD 用 N6，一起坐在有机基板上。

3D 叠缓存缓存芯片和 CCD 铜对铜直接键合，连接点间距约 9 微米，没有焊锡。

上下翻转第二代把缓存放到 CCD 下面，核心离散热盖更近，频率和电压都放开了。

怎么读这一页

这是 A20 Pro 之后的又一个“真实芯片实例”。AMD 的历史、芯粒为什么省钱，已经在 AMD 路线：从 Zen 到芯粒帝国讲过，这里只讲封装。每条信息带可信度标签：官方AMD 或台积电自己说的；拆解确认研究人员切开芯片看到的；媒体报道评测、跑分和行业报道；传闻 / 推测爆料或本页的推断。信息截至 2026 年 10 月 11 日。

先看全景

掀开散热盖：一块基板，两到三颗芯片

Ryzen 9000X3D 不是“一颗芯片”，而是几颗小芯片拼在一个封装里。

你在商店买到的 Ryzen 7 9800X3D，是一块约 4 厘米见方的“铁片”。那层金属是散热盖（IHS），作用是把热量摊开交给散热器，同时保护里面的芯片。把散热盖撬开，下面是一块棕绿色的有机基板：一块很薄的多层电路板，负责把芯片的几千个触点“放大”成主板插槽能接住的大触点（复习：BGA 与封装基板）。

基板上坐着两种芯片，AMD 叫它们芯粒（chiplet）。CCD 是计算芯粒，里面是 8 个 Zen 5 核心和 32 MB 三级缓存（L3），用台积电 N4P 工艺。IOD 是输入输出芯粒，管内存、PCIe、USB 和一个小核显，用便宜一些的 N6 工艺。两者之间靠 AMD 自己的 Infinity Fabric（无限总线） 连接，信号从芯片底下的凸点下去，在基板里走几毫米的铜线，再上来。

X3D 型号多了一样东西：一颗只装缓存的小芯片，叫 3D V-Cache。它和 CCD 叠成一摞，从上面看几乎看不到。

AM5 封装：俯视与侧视

左右滑动查看

1CCD：8 个 Zen 5 核心 + 32 MB L3，约 71 mm²，台积电 N4P。
23D V-Cache：64 MB 缓存芯片，第二代和 CCD 一样大，垫在 CCD 下面，俯视看不见（紫色边只是示意）。
3IOD：内存控制器、PCIe、USB、核显，约 122 mm²，台积电 N6，沿用 Zen 4 那一颗。
4Infinity Fabric：CCD 和 IOD 之间的连线，走在有机基板里，长几毫米。
5散热盖：镀镍铜盖，和芯片之间隔一层导热材料（钎焊金属）。
6LGA 触点：AM5 有 1718 个平触点，针脚在主板插槽里（见 AMD 路线）。

要点：这是一个典型的“2D 芯粒 + 3D 叠层”混合封装：CCD 和 IOD 平铺在基板上，缓存竖着叠在 CCD 上。芯片本身用倒装方式朝下焊在基板上（见倒装芯片）。

Ryzen 7 9800X3D 档案

项目	内容	可信度
发布 / 上市	2024 年 11 月 7 日上市，Zen 5 架构，AM5 插槽	官方
核心 / 频率	8 核 16 线程；基础 4.7 GHz，最高 5.2 GHz；功耗墙 120 W	官方
缓存	L3 共 96 MB：CCD 自带 32 MB + V-Cache 64 MB	官方
封装结构	第二代 3D V-Cache：缓存芯片在下、CCD 在上，靠穿过缓存芯片的 TSV 供电和传信号；取消了第一代的两块结构硅	官方拆解确认
键合	台积电 SoIC 混合键合，铜对铜，无焊锡；连接间距约 9 µm（第一代公开数据，第二代未单独公布）	官方媒体报道
厚度	CCD 和缓存芯片都被磨到 10 µm 以下，两者连同布线层约 40 到 45 µm；上下还有约 750 µm 的空白支撑硅	拆解确认
超频	第一次允许 X3D 型号调倍频超频；据评测电压上限约 1.4 V，第一代约 1.2 到 1.35 V	官方媒体报道

它为什么诞生

缓存不够，平面又放不下

游戏最怕“去内存取数”。最直接的办法是加大缓存，但缓存在新工艺上几乎缩不动。

缓存是做在 CPU 里的小块高速存储。打个比方：内存是楼下的大仓库，缓存是手边的小冰箱。冰箱越大，跑仓库的次数越少。游戏的数据又多又乱，冰箱一小，CPU 就要频繁下楼，帧数就忽高忽低。

可是缓存用的电路叫 SRAM，每一位要 6 个晶体管，从 5 nm 到 3 nm 几乎不变小（见晶体管与制程）。在 CCD 上多放 64 MB，芯片面积要翻倍，良率和成本都会变差。AMD 的办法是另做一颗只有缓存的小芯片，叠上去：平面不够，就往高处长。

像城里的房子：地皮太贵，就不再往外扩，而是在原来的房子上加盖一层储藏室，用一部很宽的楼梯连起来。

2021
台北电脑展首次公开。苏姿丰拿出一颗叠了缓存的 Zen 3 样品，演示游戏帧数平均提升约 15%。
2022
Ryzen 7 5800X3D，第一代。64 MB 缓存叠在 CCD 上面，L3 从 32 MB 变成 96 MB。混合键合第一次大规模用在消费级芯片上。服务器版 Milan-X 同年上市。
2023
Ryzen 7000X3D，仍是第一代结构。Zen 4 换 5 nm，键合带宽提升到约 2.5 TB/s。16 核的 7950X3D 只在一颗 CCD 上叠缓存。
2024
Ryzen 7 9800X3D，第二代。缓存翻到 CCD 下面，首次允许超频。
2025
Ryzen 9 9950X3D（3 月）：16 核，仍是一颗 CCD 带缓存。
2026
9850X3D（1 月）和 9950X3D2（4 月）。9950X3D2 是第一款两颗 CCD 都叠缓存的桌面 CPU。7 月，Zen 6 服务器芯片 EPYC Venice 发布，芯粒之间改用更密的封装连线。

为什么是 AMD 先做

AMD 没有自己的工厂，芯片和封装都交给台积电。台积电的 3D 堆叠技术 SoIC 正好在 2021 年前后成熟，AMD 是它第一个大客户。据报道，英特尔要到 Clearwater Forest 等产品，才在自家的 Foveros Direct 上用到同级别的混合键合（对比见 Intel 路线和 Panther Lake）。

它是怎么工作的 · 叠层

第一代缓存在上，第二代缓存在下

同样是 64 MB 缓存叠在 CCD 上，换了上下顺序，散热和频率就完全不同。

先认一个词：TSV（硅通孔）是在硅片上打穿的一根根细铜柱，像在楼板上开的电梯井，让信号和电流能竖着穿过一整块芯片（见 TSV、3D 堆叠与混合键合）。

芯片是“倒扣”着焊在基板上的：有电路的一面朝下，光秃秃的背面朝上，对着散热盖。所以发热最多的核心，热量要往上穿过芯片背面才能出去。上面每多一层东西，就多一份阻挡。

左右滑动查看

1结构硅：第一代缓存芯片比 CCD 小，只盖住中间的 L3。两边核心上方用两块没有电路的硅垫平高度。
2TSV 在 CCD 里：第一代的 TSV 打在 CCD 的 L3 区域，把信号送上去给缓存。
3混合键合界面：铜对铜、氧化物对氧化物直接贴合，没有焊锡。
4CCD：核心和原有 32 MB L3，有电路的一面朝下对着基板。
5支撑硅：一整块空白硅，把薄薄的芯片撑住，同时导热。拆解发现整摞约 800 µm 里，约 750 µm 是这种空白硅。
6CCD（在上）：核心离散热盖只隔支撑硅和导热材料，中间不再有键合界面。
7缓存芯片（在下）：做到和 CCD 一样大，布满 TSV。CCD 的电源和信号都要先穿过它。

要点：第一代“帽子戴在头上”，第二代“垫子垫在脚下”。翻过来以后，热源（核心）到散热盖之间少了键合界面这一层，缓存也不再被核心从下面烤着。

切换看：热往哪走，电往哪走

结构：

显示：

核心上方隔着键合层 + 结构硅

8 核型号最高频率4.5 到 5.0 GHz

调倍频超频不允许

示意图，不按比例。第一代频率取 5800X3D 与 7800X3D，第二代取 9800X3D 与 9850X3D 的官方最高加速频率。

翻过来为什么能跑更快

冬天戴一顶帽子，头上的热就散不出去。第一代 V-Cache 就像给最热的核心“戴了帽子”；第二代把帽子拿下来，垫在脚底。

频率越高，核心要的电压越高，发热也越多。第一代有两个麻烦：一是核心的热要先穿过键合界面和结构硅，界面里的氧化物导热差；二是缓存芯片紧贴着热源，而 SRAM 怕高温和高电压。所以 AMD 只好把电压锁低、禁止超频，频率比同代普通版低几百兆赫。

第二代把缓存放到下面，核心顶面对着一整块支撑硅，热一路往上；缓存在下，离热源远一点。据 Chips and Cheese 测试，9800X3D 满载到约 95 °C 时仍能守住 4.7 GHz 的基础频率，电压上限也从约 1.2 V 提到约 1.4 V。

代价是：CCD 的电源和信号要先穿过下面的缓存芯片。缓存芯片因此要做得和 CCD 一样大，布满 TSV，给上面的核心“送电”。据 Chips and Cheese 报道，这块芯片里还加了额外的供电网络。

要点：最值得看的是灰色的基础频率：它代表“全部核心长时间满载还能跑多快”，最受散热限制。一代到二代，这个数从 4.2 GHz 跳到 4.7 GHz。数字为 AMD 官方规格；9850X3D 的基础频率为据报道。

它是怎么工作的 · 键合

混合键合：不用焊锡，铜直接长在一起

缓存要和核心交换海量数据，普通焊点太粗，放不下那么多根线。

两颗芯片怎么接起来？最常见的是凸点：在芯片上种一颗颗锡球或铜柱，再加热焊上（见倒装芯片）。可是锡球加热会流动、会变形，两颗之间至少要留几十微米的距离，否则会粘成一团。

混合键合（hybrid bonding）干脆不用锡：把两块芯片表面磨得极平，铜焊盘和周围的绝缘氧化物一起对齐、压在一起。“混合”指的是两种材料同时键合：氧化物对氧化物先粘住，铜对铜再在加热中长成一体。台积电把这套工艺叫 SoIC。详细原理见 TSV、3D 堆叠与混合键合。

AMD 公布的数字：连接点间距约 9 µm，比头发细近十倍；相比微凸点，连接密度约高 15 倍，每传 1 位数据的能耗约为三分之一。

要点：连接点数量和间距的平方成反比：间距缩小到七分之一，同样面积能放下约五十倍的连接点。AMD 第一代 V-Cache 的缓存和 CCD 之间带宽约 2 TB/s，Zen 4 那一代提到约 2.5 TB/s。

算一算：间距越小，能放多少根线

间距9 µm

每 mm² 连接点约 1.2 万

铺满一颗 CCD（约 71 mm²）约 88 万

相对 C4 凸点×209

按正方形网格算理论上限：每 mm² 个数 = (1000 ÷ 间距)²。真实芯片只在需要的区域放连接点，V-Cache 的实际连接数 AMD 没有公布。

一颗 X3D 是怎么叠起来的

做好两种晶圆。CCD 晶圆（N4P）和缓存晶圆分别造好，里面预埋 TSV，先测试，挑出好芯片。
磨薄、抛光。把要贴合的那一面磨到原子级平整。拆解显示两颗芯片的硅都被磨到 10 µm 以下，露出 TSV 的铜头。
活化、清洗。表面用等离子处理，任何一粒灰尘都会让周围一片连接失效，所以要在比普通封装干净得多的环境里做。
对准、贴合。在室温下把芯片对准到亚微米精度压上去，氧化物和氧化物先靠分子力粘住。
退火。加热到约几百摄氏度，铜受热膨胀，上下两块铜焊盘挤在一起长成一体。
加支撑、倒装。在背面贴上厚厚的空白支撑硅，整摞翻过来，像普通芯片一样用凸点焊到基板上，再和 IOD 一起盖上散热盖。

进阶

AMD 用的是“芯片对晶圆”（chip-on-wafer）：先把测好的单颗芯片贴到一整片晶圆上，再一起处理。这样坏芯片不会被叠上去，但对准要一颗一颗做，速度慢。第二代的顺序据报道是把 CCD 贴到缓存晶圆上方，具体工艺细节 AMD 和台积电没有完整公开。

它解决了什么问题

四代 X3D 一张表

缓存芯片一直是 64 MB，变的是叠法、频率，以及“叠在哪颗 CCD 上”。

型号	架构 · 上市	核心	L3 总量	哪颗 CCD 有 V-Cache	基础 / 最高频率	功耗墙	叠法
Ryzen 7 5800X3D	Zen 3 · 2022-04	8	96 MB	唯一一颗	3.4 / 4.5 GHz	105 W	一代，在上，不能超频
Ryzen 7 7800X3D	Zen 4 · 2023-04	8	96 MB	唯一一颗	4.2 / 5.0 GHz	120 W	一代，在上，不能超频
Ryzen 9 7950X3D	Zen 4 · 2023-02	16	128 MB	两颗中的一颗	4.2 / 5.7 GHz	120 W	一代；5.7 GHz 由没缓存的那颗跑出
Ryzen 7 9800X3D	Zen 5 · 2024-11	8	96 MB	唯一一颗	4.7 / 5.2 GHz	120 W	二代，在下，可超频
Ryzen 9 9950X3D	Zen 5 · 2025-03	16	128 MB	两颗中的一颗	4.3 / 5.7 GHz	170 W	二代
Ryzen 7 9850X3D	Zen 5 · 2026-01	8	96 MB	唯一一颗	约 4.7 / 5.6 GHz	120 W	二代，挑选过的高频版
Ryzen 9 9950X3D2	Zen 5 · 2026-04	16	192 MB	两颗都有	4.3 / 5.6 GHz	200 W	二代，每颗 CCD 各 96 MB

频率、缓存和功耗为 AMD 官方规格；9850X3D 的基础频率与 9950X3D2 的上市日期为媒体报道。

双 CCD 的麻烦：一边有缓存，一边没有

16 核型号有两颗 CCD。7950X3D 和 9950X3D 只给其中一颗叠了缓存：这颗适合游戏，另一颗频率更高，适合渲染和编译。问题是操作系统得知道把游戏放到哪一颗上。两颗 CCD 之间要经过 IOD 绕一圈，延迟和去内存差不多。游戏线程一旦跑到没缓存的那颗，帧数就掉下来，所以早期要装专门的芯片组驱动和 Windows 游戏模式来“引路”。

2026 年 4 月的 9950X3D2 两颗都叠缓存，L3 一共 192 MB，调度问题基本消失。代价是频率略低、功耗墙从 170 W 提到 200 W，成本也多了一颗缓存芯片和一次键合。

要点：紫色边代表垫在 CCD 下面的 64 MB 缓存芯片（第二代和 CCD 一样大，俯视其实看不到）。示意图，不按比例。

它的缺陷

多叠一层，多一份成本和风险

X3D 是游戏最快的 CPU，但它的好处只对“缺缓存”的程序有效。

换来了什么

不改核心、不加大 CCD，L3 变成三倍
游戏帧数明显提升，尤其是最低帧更稳
流体仿真等科学计算也受益（服务器版 Milan-X、Genoa-X）
第二代起频率接近普通版，还能超频

付出了什么

多一颗芯片、一道键合工序，售价比同代普通 8 核贵约 100 到 150 美元
办公、编译、视频剪辑这类“不缺缓存”的任务几乎没变快
产能受台积电 SoIC 限制，上市初期常缺货
双 CCD 型号要靠系统调度，放错就白叠

键合良率两颗好芯片叠在一起，只要界面上有一粒灰尘，可能两颗一起报废。所以必须先测试、只叠“确认是好的芯片”（KGD），这又增加了测试成本。
超薄芯片很脆功能层只有约 40 到 45 µm，比一张纸还薄得多，必须粘上几百微米的空白支撑硅才能拿得起来。拆解显示整摞里约 93% 是这种空白硅。
供电绕路第二代 CCD 在上，所有电流都要穿过缓存芯片的 TSV。电流越大，TSV 的数量和压降越要精打细算。
热量没有消失翻转只是让热更容易导出，CCD 上方仍有一整块支撑硅。9950X3D2 的功耗墙到了 200 W，散热器要求更高。
IOD 没跟着升级Ryzen 9000 沿用 Zen 4 的 6 nm IOD，CCD 和 IOD 之间仍走基板，待机功耗和跨芯粒延迟偏高（见 AMD 路线的“缺陷”一节）。

现状与未来 · Zen 6

EPYC Venice：芯片之间不再走基板

X3D 解决了“缓存不够”，Zen 6 开始解决芯粒之间的另一个老问题：连线太长、太费电。

从 2019 年的 Zen 2 到 Zen 5，CCD 和 IOD 一直隔开几毫米，信号走有机基板里的铜线。基板上的线比较粗，放不了几根，所以 AMD 用的是 SerDes（串行器）：把很多路数据“压”成少数几根线高速传过去，到对面再“拆”开。好比一条窄桥，只能让车开得飞快、排成一列过。压和拆都要时间、都要耗电。

2025 年的笔记本芯片 Strix Halo（Ryzen AI Max）先换了一种做法：据芯片分析频道 High Yield 和多家媒体报道，它用台积电的 InFO-oS 扇出封装，在芯片底下铺一层很细的 RDL（重布线层，见扇入、扇出与中介层），让 CCD 和 IOD 几乎贴在一起，用成排的并行细线直连，不再经过 SerDes。业内把这种“很多很慢的线一起跑”叫做 sea of wires（导线海）。据报道，每传 1 位的能耗从 Zen 2 时代的约 2 皮焦降到约 0.2 皮焦。

要点：左边是“窄桥快车”，右边是“宽路慢车”。线短、线多，每根线就不必跑那么快，省掉了 SerDes 的延迟和功耗。这和芯粒与 UCIe 里讲的“先进封装用并行接口”是同一个道理。

Venice 的封装长什么样

EPYC 9006 “Venice” 于 2026 年 7 月发布，是 AMD 第一款用台积电 2 nm（N2）计算芯粒的服务器 CPU。最多 256 个核心，一个插槽 16 个 DDR5 内存通道，支持 PCIe 6.0。从封装上看，它有三处明显变化：

左右滑动查看

1更大的 CCD：密集版每颗 32 个 Zen 6c 核心 + 128 MB L3，据 Chips and Cheese 估算约 165 mm²，台积电 N2；高频版每颗 12 核 + 48 MB L3。
2两颗 IOD：以前一颗大 IOD，现在拆成两颗，据报道仍是 6 nm，管 16 个内存通道和 PCIe 6.0。
3新的 2.5D 封装：芯片“肩并肩”贴着排，浅黄色代表据报道的扇出 RDL 或类似的高密度连线层。具体是哪种技术，AMD 没有公开。

要点：Turin 像一个大院，16 间小屋围着中间的办公楼，每间都要走一段院子里的路；Venice 像一栋联排楼，8 间大屋直接贴着办公楼开门。示意图，不按比例；CCD 与 IOD 的真实形状和排布以 AMD 公开的开盖照片为准。

	EPYC Turin（Zen 5）	EPYC Venice（Zen 6）	可信度
CCD 工艺	N4P（标准）/ N3（密集）	N2，2 nm 环栅晶体管	官方
最多核心	192	256	官方
CCD 数量	最多 16 颗	8 颗（更大）	开盖照片
IOD	1 颗，6 nm	2 颗，据报道 6 nm	开盖照片媒体报道
CCD 到 IOD	有机基板走线 + SerDes	芯片紧贴，类似 Strix Halo 的高密度封装互连	媒体报道
内存	12 通道 DDR5	16 通道，最高约 1.6 TB/s（MRDIMM）	官方
3D V-Cache 版	没有出 X 版	9006X 据报道 2027 年推出，再叠缓存	媒体报道

接下来可能往哪走

据报道 · 服务器

Venice-X 把缓存叠回来

Turin 没有出 V-Cache 版。据报道 2027 年的 EPYC 9006X 会再叠缓存，每颗 CCD 的 L3 超过 100 MB，整颗 CPU 超过 1 GB。

推测 · 叠法

缓存会不会回到上面

High Yield 等分析者推测：CCD 底下要铺密集的 RDL 连线，再垫一颗缓存芯片会让布线更难，Zen 6 的 V-Cache 有可能重新放回 CCD 上方。AMD 没有确认，要等实物拆解。

据报道 · 桌面

Zen 6 桌面版

据报道代号 Olympic Ridge，每颗 CCD 12 核，仍用 AM5 插槽，预计 2027 年上半年。是否像 Venice 一样换掉基板走线，还没有确切消息。

趋势 · 全行业

先 3D，再 2.5D

英伟达、英特尔的旗舰芯片都在走同一条路：芯片上面混合键合叠层，芯片之间用 CoWoS 一类中介层或扇出 RDL 并排。X3D 是这条路上第一个走进普通人电脑的产品。

身边的例子与自测

把这一页带回生活里

身边的例子

如果你的朋友说“打游戏就买 X3D”，这一页就是原因：多出来的 64 MB 缓存让 CPU 少跑内存，游戏里最卡的那几帧变少了。但如果你主要剪视频、写代码，同价位的普通版或更多核的型号往往更划算。

你在网上看到的“开盖”照片里，9800X3D 和 9700X 几乎一模一样：缓存芯片垫在 CCD 下面，从上面看不出来。真正的差别藏在几微米厚的一层里。

3D V-CacheAMD 3D Vertical Cache: 用混合键合叠在 CCD 上的一颗 64 MB 缓存芯片。
CCD / IODCore Complex Die / I/O Die: 计算芯粒和输入输出芯粒，AMD 把一颗 CPU 拆成的两种小芯片。
SoICSystem on Integrated Chips: 台积电的 3D 堆叠工艺，用混合键合把芯片直接贴在芯片上。
TSVThrough-Silicon Via: 硅通孔，打穿硅片的细铜柱，让信号和电源竖着穿过芯片。
结构硅 / 支撑硅Structural / support silicon: 没有电路的空白硅片，用来垫高、支撑和导热。
SerDesSerializer / Deserializer: 把多路数据压成少数几根线高速传输、到对面再拆开的电路。

自测

1. 为什么不直接在 CCD 上多做 64 MB 缓存，而要另外叠一颗？

缓存用的 SRAM 在新工艺上几乎缩不动，多做 64 MB 会让 CCD 面积约翻倍，良率下降、成本上升。另做一颗缓存芯片可以用更适合 SRAM 的设计，再叠上去，CCD 本身不用变。

2. 第一代和第二代 3D V-Cache 最大的区别是什么？

第一代缓存芯片叠在 CCD 上面，核心上方垫两块结构硅；第二代缓存芯片放到 CCD 下面，做得和 CCD 一样大，CCD 的电源和信号穿过它的 TSV。

3. 翻过来以后，为什么频率能提高、还能超频？

核心是主要热源。第二代核心上方不再隔着键合界面和结构硅，热更容易传到散热盖；缓存芯片也离热源远一点，不再是限制电压的短板。所以 AMD 放开了电压和倍频。

4. 混合键合比焊锡凸点好在哪里？

不用会流动的焊锡，连接点间距可以从几十微米缩到约 9 微米。连接点数量和间距的平方成反比，同样面积能放下多得多的线，带宽更高、每位能耗更低。

5. 9950X3D 和 9950X3D2 有什么不同？为什么后者更省心？

9950X3D 只有一颗 CCD 叠了缓存，游戏要被调度到那颗上才快；9950X3D2 两颗都叠了，L3 共 192 MB，放在哪颗都一样。代价是功耗墙更高、成本更高。

6. EPYC Venice 在封装上最重要的变化是什么？

CCD 和 IOD 不再隔几毫米、通过基板走线和 SerDes 连接，而是紧贴着排，用类似 Strix Halo 的高密度封装连线并行直连（据报道）。另外 CCD 换成 2 nm、变成 8 颗大芯粒，IOD 拆成两颗。

一页纸总结

Ryzen X3D = CCD（N4P）+ IOD（N6）+ 一颗 64 MB 缓存芯片，坐在有机基板上。
缓存芯片用台积电 SoIC 混合键合和 CCD 铜对铜直连，间距约 9 µm。
第二代（9800X3D 起）把缓存垫到 CCD 下面，核心离散热盖更近，基础频率从 4.2 升到 4.7 GHz，并允许超频。
2026 年的 9950X3D2 第一次两颗 CCD 都叠缓存，L3 共 192 MB。
代价：成本、键合良率、SoIC 产能、只对缺缓存的程序有效。
Zen 6 的 EPYC Venice 用 2 nm CCD，并据报道把芯粒互连从基板走线换成更密的封装连线。

资料来源

Chips and Cheese，《AMD's 9800X3D: 2nd Generation V-Cache》：chipsandcheese.com（缓存在下、取消结构硅、电压上限、满载频率）
Tom's Hardware，AMD 第二代 3D V-Cache 芯粒细节（约 2.5 TB/s）：tomshardware.com
Tom's Hardware，AMD 在 Hot Chips 公布的 3D 封装与 V-Cache 细节（9 µm 间距、15 倍密度）：tomshardware.com
Tom Wassick 拆解 9800X3D 的报道（功能层约 40 到 45 µm、约 93% 为空白硅）：yahoo.com 转载 Tom's Hardware；tweaktown.com
WePC，AMD 解释缓存移到 CCD 下方的原因：wepc.com
The Register，9800X3D 评测：theregister.com
Yole Group，《AMD 3D V-Cache with TSMC SoIC 3D Packaging》报告简介：yolegroup.com
Hardware Busters，《AMD Launches the Ryzen 9 9950X3D2 Dual Edition》：hwbusters.com；Igor's Lab 确认报道：igorslab.de
PCGamesN，Ryzen 7 9850X3D 上市日期、价格与规格：pcgamesn.com
Chips and Cheese，《CES 2026: Taking the Lids off AMD's Venice and MI400 SoCs》：chipsandcheese.com（8 颗约 165 mm² 的 N2 CCD、两颗 IOD、类似 Strix Halo 的封装）
ServeTheHome，CES 2026 Venice 实物与 EPYC 9006 介绍：servethehome.com；servethehome.com
The Register，《An Epyc trip to Venice》，2026-09-23：theregister.com
XPU.pub，《AMD Scales Epyc 9006 Venice to 256 Cores and 1 GB of L3 Cache》，2026-07-28：xpu.pub
Tom's Hardware，《AMD EPYC Venice boasts 256 cores》：tomshardware.com
GIGAZINE，Strix Halo 改用扇出互连（引 High Yield，约 0.2 pJ/bit）：gigazine.net；GameGPU，《AMD 更新 D2D 互连技术，Strix Halo 是 Zen 6 的先声》：gamegpu.com
Wikipedia，Zen 6 条目（交叉核对，部分内容与官方说法不一致，仅作参考）：wikipedia.org