TSV、3D 堆叠与混合键合·把芯片叠成千层糕
2.5D 是把芯片并排摆在中介层上；3D 是把芯片直接叠在芯片上。这一页从“在硅片上打洞”的 TSV 讲起，一直讲到不用焊锡、铜直接粘铜的混合键合，以及 AMD、台积电、索尼、长江存储是怎么用它的。
2.5D 的“海岸线”不够用了
芯片并排放，只能从相邻的那条边上连线；叠起来，整个面都能连。
在 中介层与 2.5D 里，我们把 GPU 和 HBM 并排放在一片硅中介层上，中间修上万根细线。这已经比普通基板强很多，但它有一个天生的限制：两颗芯片只能通过彼此相邻的那条边说话。
工程师把这条边叫作“海岸线”（beachfront 或 shoreline）。海岸线的长度只跟芯片边长成正比。芯片边长翻一倍，海岸线只多一倍；可芯片里的电路（面积）多了四倍，想往外送的数据也多了四倍。时间一长，海岸线就成了瓶颈。
第二个问题是距离。2.5D 里信号要先往下钻到中介层，横着跑几毫米，再钻上来。3D 堆叠时，上下两颗芯片之间只隔几微米到几十微米。线越短，电容越小，每传 1 比特数据花的能量（pJ/bit，皮焦每比特）就越少。
一条时间线
- 1990s
德国博世（Bosch）发明“刻一下、钝化一下”的深硅刻蚀法，本来用来做 MEMS 传感器，后来成了打 TSV 的标准方法。
- 2008
东芝等厂商在 CMOS 图像传感器上用 TSV 代替打线，这是 TSV 最早的量产应用之一。
- 2011
赛灵思（Xilinx）Virtex-7 2000T：多颗 FPGA 放在带 TSV 的硅中介层上，2.5D 进入量产。
- 2015
AMD Fury X 用上第一代 HBM：DRAM 叠成楼，用 TSV 加微凸点连接。
- 2016
索尼堆叠式图像传感器开始量产铜对铜直接键合（据拆解机构报道，见于三星 Galaxy S7 的 IMX260），这是混合键合第一次大规模量产。
- 2019
Intel 发布 Foveros 3D 堆叠（Lakefield，2020 年出货）；长江存储 Xtacking 架构的 64 层 NAND 开始量产。
- 2022
AMD Ryzen 7 5800X3D 上市：一片 64 MB 的 SRAM 缓存用台积电 SoIC 混合键合叠在 CPU 芯片上。逻辑芯片第一次大规模用上混合键合。
- 2023
AMD Instinct MI300：计算芯片用 SoIC 叠在 I/O 芯片上，再一起放上 CoWoS 中介层，被称为“3.5D”。
- 2026
混合键合在 CPU 缓存、服务器芯片里普及；HBM 是否改用混合键合仍在评估，据报道最早在 16 层 HBM4E 或 HBM5 导入。
TSV：在硅片上打一口“电梯井”
要想叠楼，先得能上下楼。TSV（Through-Silicon Via，硅通孔）就是竖着穿过硅片的铜柱。
普通芯片的电路只在硅片正面最上面薄薄一层（几微米）。硅片剩下的几百微米只是“地基”，电流穿不过去。想把两片芯片上下连起来，就要在硅片上竖着钻一个很细很深的孔，先铺一层绝缘层，再灌满铜。这根铜柱就是 TSV。
一根典型的 TSV 直径约 5–10 µm（头发丝粗细的十分之一左右），深 50–100 µm，深宽比约 10 比 1。HBM 的每一层 DRAM 里都有上千根这样的柱子。
- 1硅衬底：芯片的“地基”，被磨薄到几十微米，TSV 才打得穿。
- 2铜柱：电镀灌满的铜，负责上下导电。
- 3衬里与阻挡层：一层二氧化硅绝缘，加一层钽或氮化钛，防止铜跑进硅里把晶体管“毒坏”。
- 4正面电路层：晶体管和多层金属线（BEOL），TSV 在这里接上芯片自己的线路。
- 5背面露头与凸点：从背面磨到铜柱露出来，再做焊盘和凸点，连到下一层。
- 6禁布区（KOZ）：TSV 周围一圈不能放晶体管的地方，原因见下文。
TSV 是怎么做出来的
01深刻蚀
用博世法（Bosch，深反应离子刻蚀 DRIE）：刻几秒、再镀一层保护膜护住侧壁，循环几百次，孔就一路往下钻。孔壁会留下细小的“扇贝纹”。
02衬里、阻挡层、种子层
孔壁先长一层二氧化硅当绝缘，再镀阻挡层防铜扩散，最后镀一层很薄的铜“种子”，好让下一步电镀能长起来。
03电镀填铜、磨平
电镀把孔从底往上灌满铜，不能留气泡（空洞）。多余的铜用化学机械抛光（CMP）磨掉。
04粘载片、背面减薄
正面电路做完后，把晶圆倒过来粘到一片临时载片（玻璃或硅）上，从背面研磨，直到只剩几十微米厚。
05背面露头（reveal）
再刻掉一点硅，让铜柱尖从背面冒出来，补一层绝缘，做焊盘和凸点。拆掉载片后，这片芯片就能两面接线了。
先打孔还是后打孔：via-first、via-middle、via-last
TSV 可以在造芯片的不同阶段打，名字就按“孔打在晶体管之前、之间还是之后”来起。
| 做法 | 什么时候打孔 | 优点 | 缺点 | 典型用途 |
|---|---|---|---|---|
| via-first | 晶体管做之前 | 可以用耐高温材料（如多晶硅）填孔 | 多晶硅电阻大；后续高温工序折腾孔 | 早期研究、部分 MEMS |
| via-middle | 晶体管做完、金属线做之前 | 铜柱接线最方便，密度高 | 要在晶圆厂里做，工艺要求高 | HBM 的 DRAM 层、逻辑芯片 3D 堆叠（主流） |
| via-last | 整片芯片做完之后，从正面或背面打 | 可以交给封装厂做，不影响前段 | 孔要穿过很多层，直径大、密度低 | 图像传感器、硅中介层的部分做法 |
铜和硅受热膨胀的程度差很多：铜的热膨胀系数约 17 ppm/°C，硅只有约 2.6 ppm/°C。芯片一冷一热，铜柱就会像一根被塞进木头里的钉子，向周围的硅挤压或拉扯。硅受了应力，旁边晶体管里的电子跑得快慢都会变（这叫压阻效应），电路就不准了。
所以每根 TSV 周围要留一圈“禁布区”（Keep-Out Zone，KOZ），里面不放敏感的晶体管。禁布区的大小从几微米到十几微米不等，取决于孔多粗、电路多敏感。TSV 越多，被禁布区“吃掉”的面积就越多，这也是 TSV 不能无限加密的原因之一。
两种叠法：微凸点和混合键合
有了 TSV，还要把两片芯片“粘”起来。用小焊锡球焊，还是让铜直接贴铜？
第一代：微凸点 3D
最直接的办法是沿用 倒装芯片 的思路：在芯片表面长出很小的铜柱，顶上戴一顶焊锡“帽子”，叫微凸点（micro-bump）。两片芯片对好位置，加热加压，焊锡熔化，就焊在一起了。缝隙里再填上胶（底部填充或 NCF 薄膜）防止开裂。
HBM 的每一层 DRAM 就是这样一层层焊起来的，凸点间距约 40–55 µm。Intel 在 2019 年发布的 Foveros 也是这种做法：第一款产品 Lakefield（2020 年出货）把计算芯片叠在一片底层芯片上，凸点间距约 50 µm；后来的 Meteor Lake（2023）缩到约 36 µm。
问题是焊锡球缩不下去了。球太小，焊锡量不够，容易焊不牢、短路；缝隙太窄，填充胶灌不进去。业界普遍认为，微凸点在 20 µm 左右间距就到头了，再往下得换一种完全不同的连接方式。
- 1填充胶：灌进两片芯片之间的缝里，防止凸点被热应力扯断。
- 2微凸点：铜柱 + 焊锡帽 + 铜焊盘，焊锡熔化后连成一体。
- 3键合层（二氧化硅等介质）：上下两片的表面都是极平的氧化层，直接粘在一起。
- 4铜焊盘：嵌在氧化层里，和表面齐平，上下对准后铜和铜长成一块。
- 5键合界面：理想状态下几乎看不出原来是两片。
第二代：混合键合（hybrid bonding）
混合键合干脆不要焊锡了。两片芯片的表面都做成“一层极平的二氧化硅，里面嵌着一个个铜焊盘”，铜面和氧化层面齐平。两片面对面一贴，氧化层和氧化层先粘上；再加热，铜焊盘膨胀、互相挤紧，铜原子跨过界面扩散，两块铜长成一块。
没有焊锡球，就没有“球不能太小”的限制。间距可以从微凸点的几十微米，一口气缩到 10 µm 以下，研究中已经做到 1 µm 以下。台积电叫它 SoIC（System on Integrated Chips），Intel 叫 Foveros Direct，学术界也叫 Cu-Cu direct bonding 或 DBI。
混合键合的四个关键步骤
01CMP：磨到原子级平整
表面起伏要控制在 1 纳米量级。铜比氧化层软，会被磨得略低一点（叫“凹陷”，dishing），要刚好凹几纳米：太平，加热时铜会把界面顶开；太凹，铜碰不到铜。
02清洗与等离子活化
一粒几百纳米的灰尘就能把周围一大片撑开。表面先彻底清洗，再用等离子体“打”一遍，让氧化层表面挂满容易互相成键的化学基团。
03对准、室温贴合
上下两片对准到几百纳米以内（晶圆对晶圆可到 100 纳米左右），轻轻一压。氧化层之间靠分子间作用力先粘住，此时铜和铜之间还留着一条极细的缝。
04退火：铜长成一块
加热到约 200–400 °C，保持一段时间。氧化层之间的键变成更牢的共价键；铜受热膨胀，填满那条缝，铜原子互相扩散，上下两个焊盘合成一个。
芯片对晶圆，还是晶圆对晶圆
混合键合有两种“下料”方式。晶圆对晶圆（Wafer-to-Wafer，W2W）：两整片晶圆面对面一次键合，再一起切开。芯片对晶圆（Die-to-Wafer，D2W）：先把上层晶圆切成一颗颗芯片，测试挑好的，再一颗颗贴到下层晶圆上。
间距缩小 10 倍，连接数涨 100 倍
连接铺成方格时，每平方毫米的连接数 = 1 ÷ 间距²。间距是平方关系，所以每缩一点，密度就涨一大截。
| 连接方式 | 典型间距 | 每 mm² 连接数（约） | 每比特能耗（约，量级） | 代表 |
|---|---|---|---|---|
| 封装外 SerDes | 主板走线 | 很少 | 几 pJ/bit | PCIe、网络接口 |
| 2.5D 中介层 | 微凸点 40–55 µm，横跑几毫米 | 几百 | 约 0.3–0.5 pJ/bit | CoWoS、EMIB |
| 微凸点 3D | 25–50 µm | 几百到一千多 | 约 0.1–0.2 pJ/bit | HBM 层间、Foveros |
| 混合键合 3D | 1–10 µm | 1 万到 100 万 | 约 0.05 pJ/bit 或更低 | SoIC、Foveros Direct |
左边方块边长 100 µm
大约一根头发丝的粗细
方块里有
约 123 个连接
每一个都是一根上下楼的信号线
滑块按对数刻度从 150 µm 到 0.5 µm。间距小到 2 µm 以下时，点太密，屏幕上会看成一片铜色。
谁在用：从相机到 AI 加速器
混合键合最先量产在图像传感器和闪存里，然后才进入 CPU 和 AI 芯片。
索尼图像传感器：第一个大规模量产的混合键合
手机摄像头的传感器分两部分：感光的像素，和读数据、做处理的逻辑电路。早年它们挤在同一片硅上，互相抢面积。索尼在 2012 年前后把它们拆成两片晶圆、上下叠起来（先用 TSV 连）。约 2016 年起改用铜对铜直接键合，连接可以直接放在每个像素区下面，不必绕到边上打 TSV。这是混合键合第一次以每年上亿颗的规模量产。今天高端手机传感器甚至叠到三层（像素、像素晶体管、逻辑）。
长江存储 Xtacking：把闪存的“楼”和“物业”分开盖
3D NAND 闪存由两部分组成：几百层高的存储单元阵列，和负责读写的外围 CMOS 电路。长江存储的 Xtacking（2018 年发布，2019 年量产 64 层产品）把两者放在两片晶圆上分别制造，再用晶圆对晶圆混合键合扣在一起，每片晶圆上有数以亿计的连接。好处是两边可以各用最合适的工艺，同时做、缩短周期。此后铠侠、西部数据（CBA）等也宣布了类似的“阵列与电路分开造再键合”的路线。
AMD 3D V-Cache：把缓存叠在 CPU 头上
2022 年 4 月上市的 Ryzen 7 5800X3D，在 CPU 计算芯片（CCD）上用台积电 SoIC 叠了一片 64 MB 的 SRAM 缓存芯片，间距约 9 µm，L3 缓存从 32 MB 变成 96 MB。游戏里经常要反复读取的数据都能放在缓存里，性能明显提升。缓存芯片两侧还垫了“结构硅”，让整块芯片厚度一致、便于散热。
第一代把缓存放在 CPU 上面，缓存挡住了 CPU 的散热路径，所以频率要降一点。2024 年的 Ryzen 7 9800X3D 把顺序反过来：缓存在下，CPU 在上，CPU 直接贴着散热顶盖，频率几乎不再受影响。
AMD MI300：3D 叠完再放上 2.5D，叫“3.5D”
2023 年底发布的 Instinct MI300 系列更进一步：8 颗 GPU 计算芯片（XCD，MI300A 是 6 颗 XCD 加 3 颗 CPU 芯片）用 SoIC 混合键合叠在 4 颗 I/O 芯片（IOD）上；这一组 3D 堆叠再和 8 堆 HBM3 一起放在 CoWoS 硅中介层上。3D 加 2.5D，业界俗称 3.5D。
台积电 SoIC-X
“无凸点”的混合键合版本，用于 V-Cache、MI300 等。据台积电路线图，间距从 9 µm 逐步推进到 6 µm、4.5 µm，再到约 3 µm，并支持 N3 叠 N4、N2 叠 N3 等组合。
台积电 SoIC-P
基于微凸点的低成本版本，间距约 16–25 µm，面向手机、消费类等对成本更敏感的产品。可以理解为 SoIC 家族里的“入门款”。
Intel Foveros / Foveros Direct
Foveros 用微凸点（Lakefield 约 50 µm，Meteor Lake 约 36 µm）。Foveros Direct 是混合键合版本，据 Intel 介绍首代约 9 µm，用于服务器芯片 Clearwater Forest（18A 计算芯片叠在底层芯片上），路线图继续向 3 µm 推进。
三星 X-Cube 与其他
三星有 X-Cube（微凸点和混合键合版本），并规划用于 HBM 和逻辑。封测厂与设备商（如 BESI、应用材料、EVG）也在推动混合键合设备的量产化。
HBM 会改用混合键合吗
HBM 现在每层之间用微凸点加填充材料（SK 海力士用 MR-MUF，三星和美光用 TC-NCF）。层数从 12 层走向 16 层、20 层时，问题来了：JEDEC 标准限制整栋楼的高度，HBM3E 是 720 µm，HBM4 放宽到 775 µm。每层间隙十几微米，16 层就是两百多微米的“空气”。混合键合把间隙缩到接近零，楼可以更矮、更凉、连接更密。
但截至 2026 年下半年，三家厂商的 HBM4 仍然用的是热压键合（TC bonding）。据 TrendForce 2026 年 7 月的报道，三星和 SK 海力士都在重新评估时间表：厚度限制有望继续放宽（20 层 HBM5 据报道在讨论约 1000 µm），12 层 HBM4E 仍会是主流，各家也在试验别的散热方案。业界目前预期，混合键合最早在 16 层 HBM4E 或 20 层 HBM5 导入，有机构预测 SK 海力士约在 2029–2030 年随 HBM5 全面采用。SK 海力士公开表示，良率要达到 90% 以上、寿命要可靠，才会量产用上。
叠得越密，越容不下一粒灰
混合键合把封装变成了“晶圆厂级别”的工序，难度和成本都跟着上去了。
优点
- 连接密度比微凸点高几十到上千倍
- 线极短，每比特能耗低、延迟低
- 没有焊锡和缝隙，堆叠更薄，层间导热更好
- 不同工艺的芯片可以分开造再合体（缓存、I/O 用便宜工艺）
- 没有焊锡，就没有电迁移和焊点疲劳这类老问题
缺点
- 对洁净度、平整度要求接近前段晶圆厂
- 热量叠在一起，上下层互相烤
- 坏一颗，整叠报废；必须先测好（KGD）
- 设备贵、产出慢，单价高
- 叠完后中间层几乎测不到，也修不了
- 颗粒与洁净度一粒约 1 µm 的颗粒夹在界面上，会把周围几毫米范围撑出一个“气泡”（空洞），里面成百上千个连接全部失效。D2W 时切割会产生碎屑，所以切割、清洗都要重新设计。
- 平整度与翘曲界面起伏要在纳米级，铜凹陷要刚好几纳米；整片晶圆又不能翘。磨薄到几十微米的芯片很容易弯，弯了就贴不严。
- 对准精度间距 9 µm 时，对偏 1 µm 还能接受；间距 1 µm 时，对偏几百纳米就可能接错。D2W 一颗颗贴，速度和精度很难兼得。
- 散热两颗芯片叠在一起，热量密度翻倍，下层的热要穿过上层才能出去。V-Cache 第一代因此要降频；AI 芯片几千瓦的功耗让这个问题更尖锐。
- 良率叠加与 KGD叠 N 层，总良率约等于每层良率的乘积。所以每颗芯片叠之前都要测成“已知良品”（KGD），但混合键合表面不能被探针扎坏，测试本身就是难题。
- 成本与产能混合键合机台单价高、每小时贴的颗数远少于传统焊接，还要洁净室级环境。目前只有高价值产品用得起。
- 测试与设计工具3D 叠完后，中间层的信号几乎测不到；跨芯片的时序、供电、热要一起仿真，EDA 工具和设计方法还在追赶。
“先 3D 叠，再 2.5D 拼”正在成为旗舰标配
混合键合还在快速导入期，TSV 和微凸点不会退役，三者长期并存。
截至 2026 年，TSV 已是成熟技术，HBM、中介层、图像传感器都离不开它；微凸点 3D 仍是 HBM 层间的主力；混合键合在图像传感器和 NAND 里早已是大规模量产，在 CPU 缓存和数据中心芯片里正在普及。下一步的看点如下。
混合键合 HBM
最早随 16 层 HBM4E 或 20 层 HBM5 导入，时间点据报道仍在调整。底层芯片改由逻辑晶圆厂代工后，未来甚至可能把内存直接叠在计算芯片上。
从 9 µm 到亚微米
D2W 逻辑芯片向 3 µm 左右推进；W2W 已在 1 µm 量级，研究中做到亚微米。间距到 1 µm 以下时，3D 连接的密度会接近芯片内部金属线的水平。
混合键合是把两片做好的芯片粘起来，叫“顺序键合”。更激进的是单片 3D（monolithic 3D）：在一层晶体管上直接再长一层晶体管，层间连线和芯片内部金属线一样细。难点是上层工艺的高温会烤坏下层。CFET 可以看作单片 3D 在单个晶体管尺度上的版本。
你手里可能就有混合键合
近几年的中高端手机摄像头传感器，基本都是像素层和逻辑层上下键合的堆叠结构。很多 SSD 里的 NAND 闪存，阵列和电路也是分两片晶圆造好再键合的。如果你的电脑是带 “X3D” 的 AMD 处理器，它的缓存就是叠在 CPU 上（或下）的。
1. 为什么并排放的 2.5D 会碰到“海岸线”问题？
因为两颗芯片只能通过相邻那条边上的连接说话，连接数跟边长成正比；而芯片要传的数据跟面积成正比。面积涨得比边长快，边就不够用了。3D 堆叠的连接铺满整个重叠面积，跟面积成正比。
2. TSV 周围为什么要留禁布区？
铜和硅的热膨胀系数差很多，温度变化时铜柱会挤压周围的硅，改变附近晶体管的电学特性。所以 TSV 周围一圈不放敏感电路。
3. 间距从 10 µm 缩到 1 µm，每 mm² 连接数涨多少？
密度 = 1 ÷ 间距²。10 µm 时约 1 万个，1 µm 时约 100 万个，涨了 100 倍。
4. 为什么图像传感器用晶圆对晶圆，而 AMD V-Cache 用芯片对晶圆？
传感器的像素层和逻辑层一样大、良率高，整片一次贴最快最准。V-Cache 的缓存芯片比 CPU 芯片小，而且两边都贵，必须先测出好芯片，只把好的贴到好的位置上。
5. 混合键合为什么怕灰尘，而微凸点没那么怕？
微凸点之间本来就有十几微米的缝，小颗粒能被焊锡和填充胶“包住”。混合键合要求两个表面在纳米级完全贴合，一粒颗粒就会把周围撑出一大片空洞，里面的连接全部失效。
6. 什么是 3.5D？举一个例子。
先用混合键合把芯片上下叠（3D），再把这组叠好的芯片和 HBM 一起并排放在中介层上（2.5D）。AMD MI300 是代表。
延伸阅读
- AMD，Computex 2021 主题演讲与 3D V-Cache 技术资料（连接密度约为微凸点 15 倍、能效约 3 倍）；Ryzen 7 5800X3D（2022）、9800X3D（2024）产品资料。
- AMD，Instinct MI300 系列发布资料（2023 年 12 月）与 ISSCC 2024 论文。
- 台积电 3DFabric / SoIC 技术介绍与历年技术论坛路线图（SoIC-X、SoIC-P 间距演进）。
- Intel，Foveros、Foveros Direct 技术介绍；Lakefield（2019 发布）、Meteor Lake、Clearwater Forest 产品资料。
- Sony Semiconductor Solutions，堆叠式 CMOS 图像传感器 Cu-Cu 连接技术资料；TechInsights 对 IMX260 的拆解分析（2016）。
- 长江存储，Xtacking 架构发布资料（Flash Memory Summit 2018）。
- TrendForce，“Samsung, SK hynix Reportedly Reconsider Hybrid Bonding Timeline; 16-High HBM4E May Be Earliest Adoption”，2026 年 7 月。
- Counterpoint Research 关于 SK 海力士 HBM5 与混合键合时间表的预测（2026 年 4 月，经 Asia Economy 报道）。
- J. H. Lau，Semiconductor Advanced Packaging，Springer；IEEE ECTC 历年关于 TSV 与混合键合的论文。
- 本站相关页面：中介层与 2.5D、HBM、CoWoS、倒装芯片、未来预测。