传统封装
SiP：一个封装装下一整套系统
把不同工艺的芯片和被动元件装进同一个封装。它也是“芯粒”思想的起点。
结构与原理
SiP：一个封装装下一整套系统
System in Package，系统级封装。
QFN 和 BGA 解决的是“一颗芯片怎么接出来”。SiP 要解决的是更大的问题：一个产品需要好多颗芯片，怎么把它们都塞进最小的空间？
三种做“系统”的方式
它为什么诞生
既然 SoC 最紧凑，为什么不把所有东西都做进一颗芯片？因为有几道迈不过去的坎：
- 工艺不兼容。处理器适合最先进的 3 nm 逻辑工艺；内存（DRAM）用专门的存储工艺；射频功放常用砷化镓、氮化镓等完全不同的材料；电感电容根本做不进硅里。硬塞进一颗芯片，要么做不出来，要么性能和成本都很差。
- 大芯片良率低。晶圆上总会随机落一些缺陷。芯片越大，被缺陷“砸中”的概率越高（下面的小实验可以直观看到）。
- 光刻有最大尺寸。光刻机一次最多曝光约 26×33 mm（约 858 mm²）的区域，单颗芯片不能比这更大。
- 开发周期和成本。重新设计一颗先进工艺的 SoC 动辄要花数亿美元。SiP 可以把现成的芯片组合起来，几个月就能出新产品。
- 空间。手表、耳机、助听器里，主板只有指甲盖那么大，传统的“一颗颗芯片焊在板上”根本放不下。
多芯片封装并不是新概念。1980 年代 IBM 大型机就用过多芯片模块（MCM），但那是又大又贵的陶瓷模块。真正让 SiP 走进大众的，是 2010 年代的可穿戴设备：2015 年的初代 Apple Watch，把整台“电脑”（处理器、内存、无线、传感器接口和上百个元件）做进了一个 SiP 模块里。
两张晶圆上的缺陷位置完全相同（红点），只是切法不同
SiP 的六种常见形态
“把多颗芯片装在一起”有很多种装法，从便宜到昂贵大致如下：
2D 平铺
芯片和元件并排放在同一块基板上。最常见、最便宜。手表、耳机、射频模组多是这种。
芯片堆叠
几颗芯片像叠蛋糕一样摞起来，每层用金线接下来。手机闪存（多层 NAND）常见。
PoP 叠层封装
两颗封装好的 BGA 上下叠焊。下面是手机处理器，上面是内存。
2.5D 中介层
芯片并排放在一块很薄的硅“中介层”上，中介层里有极密的连线。AI 芯片 + HBM 内存的标准做法。
3D 堆叠（TSV / 混合键合）
在硅里打穿“硅通孔”，芯片面对面或背靠背直接粘合。连线最短最密。
进阶 · 术语边界严格来说，SiP 原指“一个封装实现一个系统”，偏向手机、可穿戴领域的模块；而 2.5D/3D、芯粒常被统称为“先进封装”或“异构集成”。它们背后的思想相同：不再执着于把一切做进一块硅，而是用封装把最合适的芯片组合起来。所以很多资料把它们放在一起讲。
巅峰形态：AI 芯片里的 2.5D 封装
今天最先进的多芯片封装在 AI 数据中心的 GPU 里：计算芯片和好几摞 HBM 内存并排放在一片布满极细连线的中介层上，代表技术是台积电的 CoWoS。要看懂它，先要懂“在芯片表面重新布线”这件事，也就是 RDL；CoWoS 本身在 CoWoS 一页专门讲。
优点
- 体积极小，适合手表、耳机、手机模组
- 不同工艺的芯片可以各取所长
- 芯片之间连线短，速度快、功耗低
- 复用现成芯片，开发快
- 拆成小芯片后良率更高（芯粒）
缺点
- 设计复杂：电、热、应力要一起仿真
- 一颗坏，整个模块可能一起报废
- 多颗芯片挤在一起，散热压力大
- 测试难：要确保每颗芯片在封装前就是好的（KGD）
- 高端先进封装产能紧张、价格昂贵
身边的例子Apple Watch 的 S 系列芯片、AirPods 的 H 系列芯片、手机里的射频前端模组和 5G 毫米波天线模组（天线直接做进封装，叫 AiP）、AMD 锐龙的多芯粒处理器、英伟达的 H100/B200 等数据中心 GPU。