八大限制 · Yiek Heng 的知识空间

现状

现在卡在哪里：先进封装的八大限制

CoWoS 解决了老问题，也带来了新问题。2026 年的 AI 芯片几乎每一项限制都在被同时挤压。先看总览，再逐个用图解释。

① 尺寸天花板中介层只能从圆形晶圆上切，越大切得越少，边角浪费越多。
② 翘曲硅和有机基板热胀冷缩速度不同，封装越大弯得越厉害，焊点被拉开。
③ 散热单颗封装功耗从 300 W 涨到 2 kW 左右，风冷已经压不住。
④ 供电不到 1 伏的电压要送进上千安培的电流，电压一掉芯片就出错。
⑤ 良率叠加一个封装里十几颗芯片，任何一颗或一个焊点出错都整体报废。
⑥ 产能与成本设备、大尺寸基板、HBM 都缺；扩产周期以年计算。
⑦ 海岸线2.5D 只能在芯片边缘接线，芯片周长决定带宽上限。
⑧ 出了封装就慢封装内部很快，但芯片与芯片、机柜与机柜之间仍靠铜线，又费电又短。

① 尺寸天花板：圆形晶圆切方形中介层，越大越浪费

中介层是从 300 mm 圆形晶圆上切下来的方块。小方块能把圆填得挺满；方块一大，边上就剩下一大圈用不了的硅。点下面的按钮换尺寸看看。

300 mm 圆晶圆0个 · 利用率

310×310 mm 方面板0个 · 利用率

光罩 1× = 26 × 33 mm。计算按简单网格排布、晶圆边缘留 3 mm、不计切割道，真实数字会略少。右侧的方形面板就是台积电 CoPoS 的思路（见未来预测）。

② 翘曲：封装像饼干一样弯了

材料受热会膨胀，膨胀的比例叫热膨胀系数（CTE）。硅大约每升温 1°C 膨胀百万分之 3，有机基板是百万分之十几。把两种材料粘在一起反复加热冷却，就像双金属片，整个封装会弯成“笑脸”或“哭脸”。

封装越大，边缘的位移越大。几十微米的弯曲就足以让角落的焊点脱开、断路。前文提到的 Rubin Ultra 四裸片版本，据报道就是被这个问题卡住的。

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弯曲程度被夸张了。解决思路要么让材料“膨胀得一样”（玻璃基板），要么让结构更硬（加强环、更厚的盖板），要么干脆别做这么大的单个封装。

③ 散热与 ④ 供电：一颗芯片的功耗像一台电暖器

芯片越拼越大，功耗也一路上涨。功耗全部变成热，必须从一个巴掌大小的面积上带走。同时，芯片的工作电压不到 1 伏，电流 = 功率 ÷ 电压，所以电流动辄一两千安培，比家里总闸大几十倍。

NVIDIA 数据中心 GPU 单颗功耗（瓦）

柱子下方是按 0.8 V 估算的电流。Rubin 为媒体报道的范围。这么大的电流要通过成千上万个凸块送进去，供电用的凸块越多，留给信号的就越少；电流路径上哪怕一点电阻都会造成电压下降（IR drop）和发热。风冷在 1 kW 左右就到头了，现在旗舰卡全部改用液冷冷板。

⑤ 良率叠加：一颗坏，全部陪葬

封装里每颗芯片、每次键合都有一点点失败概率。单个看都很小，但它们是乘起来的。拖动滑块看看。

逻辑裸片数量：2

HBM 堆数量：8

每颗元件贴装+测试成功率：99.0%

整个封装良率90.4%

简化模型：封装良率 = 成功率 ^ 元件数，未计中介层和基板本身的缺陷。真实情况更复杂，但道理一样：元件越多越要求每一步接近完美。封装好后坏芯片也无法拆下返修，所以每颗芯片上封装前都必须充分测试（KGD），而 HBM 这种多层堆叠恰恰最难测透。

⑥ 产能与成本

CoWoS 产能从 2023 年起每年接近翻倍，依然不够。它卡在好几个环节：中介层需要占用晶圆厂级别的光刻设备；大尺寸、二十多层的 ABF 封装基板良率低、供应商少；HBM 只有 SK 海力士、三星、美光三家能做，而 HBM4 的底层逻辑芯片还要交给台积电代工。新厂从动工到量产要一到两年，需求却按季度变化。

⑦ 海岸线：带宽被芯片周长卡住

2.5D 封装里，芯片之间的连线只能从芯片边缘引出（业内叫 beachfront，海岸线）。芯片面积按边长的平方增长，边长只按一次方增长，所以芯片越大，单位算力分到的“海岸线”越少。想要更多带宽，只能往第三个维度（垂直堆叠）要空间。

⑧ 出了封装，又回到铜线时代

封装内部的连线短而密，每比特能耗很低。可一旦信号要离开封装，去另一颗 GPU 或另一台交换机，就得走铜缆和 SerDes 电路（见 SerDes 与 UCIe）：距离一长，耗电陡增，传输距离也只有一两米。数万颗 GPU 组成的集群里，花在“搬数据”上的电越来越多。