QFN 里，DRAM 和 SoC 之间为什么有一层 RDL
一个真实案例：引线框架没法布线，DRAM 的中心焊盘只能靠一层 RDL 搬到边缘。
QFN 里，DRAM 和 SoC 之间为什么有一层 RDL？
很多中低端视频、摄像头、多媒体 SoC 会把一颗 DDR DRAM 芯片和 SoC 封装在同一个 QFN（或 LQFP）里，这叫"内置 DDR"或 SiP。例如全志 F1C100s 就是 QFN 封装、内置 32 MB DDR。这种芯片拆开看，常会发现 DRAM 那颗 die 的表面有一层 RDL。（QFN 的基本结构见 QFN 一页。）原因要分三层讲。
第一层：QFN 的"肚子里"是什么样
关键在这里：QFN 的骨架叫引线框架（lead frame），就是一片冲压或蚀刻出来的铜片。它只有一层金属，每个引脚就是一根独立的铜条，没有任何内部走线。BGA 封装下面有多层基板可以绕线，QFN 没有。
所以在 QFN 里，DRAM 和 SoC 之间那几十根 DDR 信号（数据线、地址线、时钟、控制线），唯一的连法就是一根金线从这颗 die 直接拉到那颗 die。金线能不能拉得短、拉得整齐，全看两边焊盘的位置。
第二层：DRAM 的焊盘偏偏长在"正中间"
标准 DDR 芯片的焊盘，通常排成一两行，位于芯片正中间，叫中心焊盘（center pad）。原因有两个：
1. 电路上最划算。存储阵列分布在两侧，焊盘放中间，到每一块阵列的距离最短、最对称，速度和功耗都更好。
2. 它本来是给另一种封装设计的。DRAM 颗粒平时用"窗口型 BGA"：基板中间开一条缝，金线从缝里穿下去连到中心焊盘。这种封装下中心焊盘非常合适。
可一旦把这颗 DRAM 塞进 QFN、和 SoC 打线互连，中心焊盘就成了大麻烦。
第三层：没有 RDL 会怎样？点一下对比
所以这层 RDL 解决了五件事
| 问题 | 没有 RDL | 有了 RDL |
|---|---|---|
| 金线太长 | 从芯片中心拉出去，长度可能是 2–3 mm | 从 DRAM 边缘拉到 SoC，只要几百微米 |
| 容易短路 | 长金线要越过 DRAM 自身的边缘，注塑时塑封料冲击会让线弯倒（冲线），碰到芯片边或相邻线 | 线短、弧低，冲线风险大幅降低 |
| 信号质量 | 金线电感约 1 nH/mm，DDR 速度一高，长线带来反射、串扰、时序偏差 | 线短且长度接近，便于等长、时序好控制 |
| 间距太密 | 中心焊盘间距很小，两排挤在一起不好打线 | RDL 顺便把间距拉开，新焊盘也能做大 |
| 顺序对不上 | SoC 的 DDR 接口引脚顺序和 DRAM 不一致，金线会交叉 | 在 RDL 里先把顺序理顺，金线一根根平行 |
这层 RDL 做在谁身上？
做在 DRAM 上（最常见）
在 DRAM 晶圆上加一到两层 RDL，把中心焊盘引到边缘。改动小、成本低，同一种 RDL 布局可以给一款 SoC 专门定制。
做在 SoC 上
SoC 本身是定制芯片，设计时就把 DDR 焊盘放在靠近 DRAM 的位置，必要时也会加 RDL 调整位置。
另加一片转接
少数方案在两颗芯片之间垫一片带 RDL 的硅片或垫片当"转接板"。层数更自由，但多一颗东西，成本高。
为什么不直接换成 BGA 封装，用基板来布线？
可以，而且高端芯片就是这么做的。但 QFN 便宜得多：引线框架就是一片铜，工艺成熟、焊接简单（两层板都能用），适合几块钱到十几块钱的芯片。在 DRAM 上加一层 RDL 的成本，远低于把整个封装换成多层基板 BGA。这是成本驱动的工程选择。
RDL 铜线电阻比金线大，会不会有问题？
估算一下：一条宽 10 µm、厚 5 µm、长 2 mm 的铜线，电阻约 0.7 Ω。对信号线来说影响不大，因为 DDR 线上的终端电阻在几十欧量级。但电源和地线要走得宽、走得多，否则会有压降，所以 RDL 版图里通常给 VDD/VSS 留大面积铜。