Intel 路线·从 Core 到 18A
2006 年，Intel 靠 Core 2 从 Pentium 4 的泥潭里爬出来，此后近十年几乎没有对手。接着它在 14 纳米和 10 纳米上卡了整整五六年，被迫学会三件新本事：大小核、把芯片切成 tile 用 3D 封装拼起来、以及给别人代工。这一页按时间顺序讲清楚每一步为什么走、解决了什么、又留下了什么坑。
Core 2：从“高而窄”回到“宽而短”
Pentium 4 一味追主频，撞上了功耗墙。救场的是以色列团队做的笔记本芯片。
先解释一个词：流水线。CPU 执行一条指令要分好几步（取指令、看懂它、算、写回结果），就像洗衣房分“洗、烘、叠”。把步骤切得越细，每一步越短，时钟就能拨得越快。时钟每秒跳动的次数叫主频，单位 GHz（每秒十亿次）。详细原理见 让 CPU 变快的十个发明。
2000 年起，Intel 的 Pentium 4（NetBurst 架构）把流水线切到 20 级，2004 年的 Prescott 更是 31 级，目标是冲到 10 GHz。问题是：频率越高越热，Prescott 在约 3.8 GHz 就到了约 115 W 的散热极限；流水线太长，一旦 CPU 猜错了程序要往哪走（分支预测失败），要倒掉约 30 拍的半成品。2004 年 5 月，Intel 取消了后继的 Tejas。这段弯路的细节在 走进死胡同的路线。
与此同时，Intel 以色列海法团队在 2003 年做出了笔记本芯片 Pentium M：主频不高，但每一拍干的活多，而且省电。2006 年 7 月，基于这条思路的 Core 2（代号 Conroe，65 纳米）发布：14 级流水线，每拍能处理 4 条指令。Intel 称它比 Pentium 4 性能高约 40%、功耗低约 40%。
- 1高而窄：级数多、每级短，频率能拉高，但发热猛，猜错代价大。
- 2宽而短：级数少、每级多做事、并排条数多。主频低一些，干的活反而更多。
解决了什么
- 性能和能效一起回到第一，夺回被 AMD Athlon 64 抢走的口碑。
- 同一套架构覆盖笔记本、台式机、服务器。
缺陷
- 多核之间还要通过主板上的“前端总线”和北桥交换数据，内存访问慢（下一节解决）。
- 早期“四核”Core 2 Quad 其实是两颗双核芯片装在一个封装里。
Nehalem：把内存控制器搬进 CPU
第一代 Core i7 拆掉了“北桥中转站”，换上点对点的 QPI。
Core 2 时代，CPU 不直接管内存。它要先通过一条共用的前端总线（FSB），把请求发给主板上的北桥芯片，北桥再去读内存。这像去仓库取货还得先找门卫登记。内存控制器就是负责和内存条打交道的电路。AMD 早在 2003 年的 Athlon 64 / Opteron 上就把它集成进了 CPU，服务器上 Intel 因此吃了几年亏。
2008 年 11 月，Intel 发布 Nehalem 架构的第一代 Core i7（45 纳米）：内存控制器进了 CPU（三通道 DDR3）；芯片之间改用点对点的高速链路 QPI（QuickPath Interconnect）；同时带回了超线程（一个核心假装成两个，见 十个发明），并首次加入睿频 Turbo Boost（只有少数核心忙时，自动把主频拉高）。
- 1前端总线 FSB：所有核心共用的一条总线，大家排队，带宽有限。
- 2北桥：主板上的中转芯片。红色虚线是取内存要走的路：多绕一站。
- 3QPI：CPU 与 CPU、CPU 与芯片组之间的点对点高速链路，各走各的路。
- 4集成内存控制器：CPU 直接读内存，延迟明显下降（示意）。
解决了什么
- 内存延迟大降、带宽大涨，服务器 Xeon 重新压过 Opteron。
- 北桥从此逐步消失，主板变简单。
缺陷与去向
- 换内存类型就得换 CPU 和插槽，主板平台绑得更紧。
- QPI 后来升级为 UPI（2017），仍在 Xeon 上使用；消费级则改用 DMI 连芯片组。
Sandy Bridge：核显进来，一条环形总线串起全部
“二代酷睿”把显卡、缓存、核心放进同一块硅片，用一条环路连起来。
2011 年 1 月的 Sandy Bridge（32 纳米，Core i3/i5/i7 二代）做了两件大事。第一，把核显（集成在 CPU 里的显卡，不用单独买显卡也能显示画面）和 CPU 核心做在同一块硅片上，共享三级缓存。第二，用一条环形总线（ring bus）把核心、三级缓存切片、核显、系统代理串成一圈，数据像环线地铁一样在站点之间跑。
它还加入了 AVX 指令（一次算 8 个数的“向量”指令）和微操作缓存（把翻译好的指令存起来，下次直接用）。很多人的第一台“好用的电脑”就是二代 i5，这代芯片因为耐用被称为“钉子户”。
- 1环形总线：每个核心和每块缓存都是一个“车站”，数据沿环转圈到目的地。
- 2核显：和 CPU 在同一块硅上，共享三级缓存，看视频、办公够用。
- 3三级缓存切片：每个核心旁一块，合起来是所有核心共享的 8 MB。
- 4系统代理：内存控制器、PCIe、显示输出都在这里。
解决了什么
- 不买独立显卡也能用，笔记本更省电更便宜。
- 环形总线在 4–8 核时延迟低、结构简单。
缺陷与去向
- 环越大越慢：核心一多（十几个以上），绕一圈太远。服务器从 2017 年 Skylake-SP 起改用网格（mesh）。
- 消费级环形总线一直用到 Raptor Lake（2022–2023），Meteor Lake 起改为 tile 之间的互连。
Tick-Tock 节拍器，以及停在 14 纳米的六年
一年换工艺，一年换架构。直到 10 纳米造不出来。
2007 年起，Intel 公开了 Tick-Tock 节奏：“Tick”这一年把上一代架构搬到更小的新工艺上（只换工艺）；“Tock”这一年在已成熟的工艺上推出新架构（只换设计）。每次只改一件事，出问题好定位。这个节拍让 Intel 在 2015 年前一直领先台积电、三星约两年。
转折出在 10 纳米。Intel 给它定了激进目标：晶体管密度比 14 纳米提高约 2.7 倍，还用了钴互连、四重图形曝光（同一层光刻做 4 次，在没有 EUV 的情况下画出更细的线）等新技术。良率（一片晶圆上能用的芯片比例）长期上不去。原计划 2016 年的 10 纳米，2018 年只出了一款 Cannon Lake（i3-8121U，核显还被屏蔽），2019 年才有笔记本 Ice Lake，桌面主力要到 2021 年 Alder Lake。2016 年 Intel 正式把 Tick-Tock 改为“制程-架构-优化”三步走。
台积电和三星在 7 纳米、5 纳米时开始用 EUV 光刻（用波长 13.5 纳米的极紫外光“画”电路，一次就能画出很细的线）。Intel 的 10 纳米没有用 EUV，硬靠多次曝光去画，步骤多、出错多。等它在 Intel 4（原 7 纳米）上用 EUV，已经是 2023 年。工艺之争的来龙去脉见 晶体管与制程。
- 后果一：被 AMD 追上2017 年 AMD Zen 借台积电工艺翻身，2019 年 Zen 2 在核心数和能效上反超（见 AMD 路线）。
- 后果二：苹果离开2020 年苹果 Mac 改用自研 M1，Intel 失去一个大客户。
- 后果三：14nm 越拉越高为了打 AMD，主频和功耗被一路推高，为日后 Raptor Lake 的稳定性问题埋下伏笔。
Alder Lake：大核小核一起上
一块芯片里放两种核心：P 核拼速度，E 核拼数量和省电。
工艺落后时，芯片面积和功耗都很金贵。Intel 想要更多核心来打 AMD 的 16 核，又不能把大核心无限堆上去。答案是大小核（Intel 叫“混合架构”）：P 核（性能核，Golden Cove）单线程最快；E 核（能效核，Gracemont）每个只有 P 核约四分之一的面积，单个慢一些，但 4 个凑一起，多线程总吞吐比 1 个 P 核高。手机芯片早在 2011 年前后就用了这个思路（ARM 的 big.LITTLE）。
2021 年 11 月发布的第 12 代酷睿 Alder Lake（Intel 7 工艺）旗舰 i9-12900K：8 个 P 核 + 8 个 E 核，共 24 个线程。同代还首发了 DDR5 内存和 PCIe 5.0 支持，换用 LGA1700 插槽。
- 1P 核：大而快，支持超线程（每核 2 线程），负责游戏、打开网页这类“要快”的事。
- 2E 核：4 个一组，共享一块二级缓存。负责后台和能拆成很多份的活。
- 3面积账：同样的硅面积，换成 E 核能多塞好几倍的核心数。
谁来决定任务去哪个核：Thread Director
两种核心混在一起，操作系统必须知道“这个任务该给大核还是小核”。Alder Lake 在每个核心里加了一个硬件监视器 Thread Director：它实时看每个线程在执行什么类型的指令、有多忙，把建议告诉 Windows 11 的调度器。调度器就像餐厅领班，Thread Director 是在厨房里观察的副手。下面可以点一点看看。
挂机只有聊天、下载这些小活，交给 2 个 E 核，P 核全部休眠。
解决了什么
- 在落后的工艺上，用较小面积凑出 16 核 24 线程，多线程追平甚至超过对手。
- 笔记本待机和轻负载更省电。
缺陷
- 调度靠软件配合：Windows 10 和部分老游戏会把主线程放到 E 核，导致卡顿；少数游戏的反盗版机制一度认错 CPU。
- E 核不支持 AVX-512，P 核的 AVX-512 只好被关掉（见 十个发明）。
2022 年的 13 代（Raptor Lake，i9-13900K 为 8P + 16E）和 2023 年的 14 代沿用这一套，主频冲到 6 GHz。2024 年，大量用户报告 13/14 代高端型号运行久了会崩溃。Intel 调查后称原因是微码让核心在某些情况下电压过高，导致芯片逐渐老化（Vmin 偏移），先后发布微码补丁（如 0x129、0x12B），并把相关型号的保修延长 2 年。这是 14 纳米/Intel 7 时代“靠拉高电压换性能”的代价。
Meteor Lake：把一颗芯片切成四块 tile
Core Ultra 第一代不再是一整块硅，而是几块小芯片叠在一块底座芯片上。
越大的单块芯片，越容易被一个灰尘点毁掉，良率越低；而且所有功能都得用同一种工艺，贵的工艺也要拿去做 USB 接口这种不需要先进工艺的电路。AMD 从 2019 年起就用“芯粒”（chiplet）解决这个问题。Intel 管自己的小芯片叫 tile（瓦片），意思一样：把一颗芯片按功能切成几块，每块挑最合适的工艺，再在封装里拼起来。芯粒的通用原理见 芯粒与 UCIe。
2023 年 12 月发布的 Meteor Lake（Core Ultra 系列 1）是 Intel 第一款大规模出货的 tile 化 PC 处理器：四块 tile 放在一块 Foveros 底座芯片上。它还首次在消费级 CPU 里加入 NPU（神经网络处理器，专门跑 AI 推理的省电小引擎），型号也从“i7”改名为“Core Ultra 7”。
- 1功能 tile：计算、图形、SoC、IO 各用一块，工艺各挑各的。
- 2微凸点：tile 和底座之间的小锡球，间距约 36 µm。
- 3底座 tile：一块用老工艺做的硅片，像一块带线路的“底板”，让上面的 tile 互相说话。
- 4低功耗岛：看视频、待机时，计算 tile 可以整个断电，只留 SoC tile 里的小核和媒体引擎干活。
解决了什么
- 每块 tile 小，良率高；不需要先进工艺的部分用便宜工艺。
- 以后换代可以只换某一块 tile，比如只升级图形。
- 首次带 NPU，迎合“AI PC”。
缺陷
- tile 之间通信比同一块硅里慢、费电，内存延迟变高。
- 封装更复杂、成本更高；首发时性能提升有限，桌面版被取消。
- 四块 tile 里三块由台积电生产，Intel 要付代工费。
Lunar Lake 与 Arrow Lake：内存进封装，超线程退场
为了和苹果 M 系列、高通 Snapdragon X 拼续航，Intel 做了一颗“很不 Intel”的芯片。
2020 年苹果 M1 证明了：笔记本可以又快又凉、续航一整天。2024 年高通 Snapdragon X 也带着 Windows 笔记本杀进来。Intel 的回应是 2024 年 9 月的 Lunar Lake（Core Ultra 200V）。三个“第一次”：
- 内存放进封装：16 GB 或 32 GB 的 LPDDR5X 内存颗粒直接贴在 CPU 封装上，离计算芯片只有几毫米，省电、省主板面积。
- 计算 tile 交给台积电：CPU 核心、核显、NPU 都在一块台积电 N3B 工艺的计算 tile 上，另一块平台控制 tile 用台积电 N6。
- 去掉超线程：4 个 P 核 + 4 个低功耗 E 核，共 8 线程。Intel 的理由是：超线程需要额外的电路和功耗，在小核够多时，把这块面积省下来换能效更划算。
一个月后的桌面版 Arrow Lake（Core Ultra 200S，2024 年 10 月，LGA1851 插槽）同样去掉超线程，计算 tile 也用台积电 N3B，旗舰 285K 为 8P + 16E，共 24 线程。
- 1封装内内存：走线从几厘米缩到几毫米，驱动信号所需的功耗更低，主板也更小。
- 2Foveros 底座：两块 tile 仍然立在一块底座 tile 上（Intel 自己生产）。
解决了什么
- 轻薄本续航大幅改善，评测普遍认为和 Snapdragon X 打平或更好，x86 软件兼容性还更好。
- NPU 算力约 48 TOPS（每秒 48 万亿次运算），满足微软 Copilot+ PC 的门槛。
缺陷与去向
- 内存买多少就是多少；Intel 要先买内存再转卖，压缩利润。Intel 在 2024 年就表示，封装内内存不会成为后续主流产品的标配。
- Arrow Lake 首发时游戏性能不如上一代 14900K，Intel 发了多轮固件和系统更新修补。
- 超线程退场后，多线程跑分要靠更多 E 核补回来。
EMIB 和 Foveros：Intel 拼芯片的两把胶水
一个横向拼（2.5D），一个纵向叠（3D）。Intel 还把它们卖给代工客户。
把几块芯片放进一个封装，难点是芯片之间要有成千上万根又细又短的线。常见做法是在芯片下面垫一整块硅中介层（见 中介层），但大块硅又贵又受尺寸限制。Intel 发展了两种自己的办法：
- EMIB（嵌入式多芯片互连桥，约 2017 年起用于 FPGA，2018 年用于 Kaby Lake-G）：只在两块芯片相邻的边下面，往有机基板里埋一小块硅“桥”。哪里要连就埋在哪里，比整块中介层便宜。
- Foveros（3D 堆叠，2020 年首用于 Lakefield）：把芯片直接叠在另一块“底座芯片”上，通过微凸点上下连接。
- Foveros Direct：不用锡凸点，铜焊盘对铜焊盘直接“长”在一起，这就是混合键合，间距可缩到 10 µm 以下，连线密度高一个数量级。
- 1EMIB 硅桥：只有几毫米宽，埋在基板表面下，桥上的细线（红色）连接两块芯片的边缘。
- 2Foveros 微凸点：上下两层芯片之间的小锡球，比普通倒装焊（见 倒装焊）密得多。
- 3铜对铜键合：没有锡球，两层铜焊盘直接融合，连线更密、更省电。
解决了什么
- EMIB 只在需要的地方用硅，比整块中介层省钱，还能做很大的封装（服务器芯片常用）。
- Foveros 让芯片在第三个维度上拼，占板面积小，tile 之间的线最短。
缺陷
- 3D 堆叠时热量要穿过上层芯片才能散出去，热点难处理。
- 多一道组装就多一份良率风险；一块 tile 坏了，整个封装可能报废。
- Foveros 的底座芯片本身也要花钱生产。
从“10 纳米”到 Intel 18A：改名、追赶、背面供电
2021 年 Intel 宣布“四年五个节点”，2025 年底 18A 量产，Panther Lake 在 2026 年 CES 正式登场。
2021 年 2 月，帕特·基辛格（Pat Gelsinger）回到 Intel 任 CEO，提出 IDM 2.0：继续自己设计、自己制造（IDM 即“设计制造一体”），同时开放工厂给别人代工，必要时也把部分芯片交给台积电。同年 7 月，Intel 给工艺改了名。原因是 Intel 的 10 纳米晶体管密度大致和台积电 7 纳米相当，名字上却吃亏。
新名字不再带“纳米”。其中 20A 和 18A 的“A”指埃（0.1 纳米），表示进入了“埃米时代”，同样只是代号。2024 年 9 月，Intel 取消了 20A 上的 Arrow Lake，把资源集中到 18A。
PowerVia：把电源线搬到背面
芯片表面以上有十几层金属线。传统做法里，给晶体管送电的“电源线”和传数据的“信号线”挤在同一侧，像一栋楼的水管和网线塞在同一根管井里。PowerVia 把晶圆翻过来，在背面单独做电源线，正面只走信号。
- 1背面电源网络：电源路径更短、更粗，压降更小，芯片能在更低电压下跑同样频率。
- 2正面拥堵：电源线占了一部分空间，信号线只能绕路，还会互相干扰。
Panther Lake：第一颗 18A 处理器
Panther Lake（Core Ultra 系列 3）2025 年 10 月公布架构，年底开始出货，2026 年 1 月在 CES 上正式发布。据 Intel 资料：计算 tile 用 18A，最多 16 核（4 个 P 核 + 8 个 E 核 + 4 个低功耗 E 核），同样没有超线程；核显用 Xe3 架构，大核显版本的图形 tile 交台积电生产；NPU 约 50 TOPS。内存回到主板上，不再像 Lunar Lake 那样封进去。它在亚利桑那州的 Fab 52 量产，是 Intel 证明“自家工艺又能打了”的关键产品。
Xeon：服务器上先切 tile，再分 P 核与 E 核
数据中心芯片更大、更贵，tile 化的好处和难处都被放大。
服务器 CPU 叫 Xeon（至强），一颗动辄几十上百个核心。2017 年起 AMD EPYC 用芯粒堆核心数、抢份额，Intel 的大单块芯片在 10 纳米上又做不出来，只好也走拼接路线：
- Sapphire Rapids（第 4 代 Xeon，2023 年 1 月，Intel 7）：Intel 第一款 tile 化服务器 CPU，4 块相同的 tile 用 EMIB 拼成，最多 60 核；加入 AMX 矩阵指令跑 AI；另有带 HBM 内存的 Xeon Max。原定 2021 年，多次跳票。
- Xeon 6（2024）：第一次把产品线分成两条。Sierra Forest 全是 E 核（最多 288 核，适合大量轻任务的云服务）；Granite Rapids 全是 P 核（最多 128 核）。计算 tile 用 Intel 3，IO tile 用 Intel 7。
- Clearwater Forest（Xeon 6+，18A）：最多 288 个 E 核，计算 tile 用 Foveros Direct 叠在含缓存的底座 tile 上。Intel 在 2025 年把它推迟到 2026 年上半年。
- Diamond Rapids：18A 的 P 核 Xeon，计划 2026 年后推出，据报道核心数进一步增加。
- 1对称拼接：4 块一样的 tile，每块都有核心和 IO，靠 EMIB 硅桥（浅灰小块）连接，用起来像一整块芯片。
- 2功能分离：核心集中在计算 tile 用新工艺，内存和 PCIe 接口放 IO tile 用老工艺，可按需加减计算 tile。
- 33D 叠放：12 块 18A 小计算 tile 叠在 3 块底座 tile（Intel 3，含缓存）上，再用 EMIB 连两侧 IO tile。示意，不按比例。
解决了什么
- 不用做出一块巨大单芯片，也能堆到上百个核心。
- P 核与 E 核分开卖，让云厂商按负载挑：要单核快的买 Granite，要核多省电的买 Sierra。
缺陷与现状
- Sapphire Rapids 多次跳票，给了 EPYC 抢份额的窗口；据报道 2025–2026 年 AMD 在服务器 CPU 收入上已接近或超过四成。
- tile 越多，跨 tile 延迟和功耗越难控制。
代工、14A 与 Nova Lake：Intel 的下一步
Intel 既要和 AMD 比 CPU，又要和台积电比工厂，两场仗同时在打。
代工业务：2024 年起 Intel 把工厂部门 Intel Foundry 当作独立业务单独核算。造厂极贵，亏损也大。2024 年 12 月基辛格离任；2025 年 3 月，芯片行业老兵陈立武（Lip-Bu Tan）接任 CEO，开始裁员、收缩项目。2025 年 8 月美国政府入股约 10%，9 月英伟达宣布投资 50 亿美元并与 Intel 合作开发产品。2025 年 7 月 Intel 表示：如果拿不到重要外部客户，可能暂缓 14A。
Nova Lake（Core Ultra 400 系列）计划 2026 年底推出桌面版。据报道：最多 52 核（两块计算 tile，16 个 P 核 + 32 个 E 核 + 4 个低功耗 E 核），换用新插槽 LGA1954，部分计算 tile 可能交台积电 N2 生产，还会推出带大容量缓存的型号来对抗 AMD 的 X3D。这些都以 Intel 正式发布为准。两家路线的全面对比见 Intel vs AMD 与 x86 的未来。
- 2021
Alder Lake：大小核 + Thread Director，Intel 7。IDM 2.0 提出，工艺改名。
- 2022
Raptor Lake（13 代）：E 核翻倍，主频冲 5.8 GHz；2023 年 14 代小幅更新。
- 2023
Meteor Lake：第一代 Core Ultra，tile + Foveros + NPU；Sapphire Rapids 服务器 tile 化。
- 2024
Lunar Lake（内存进封装）、Arrow Lake（去超线程），计算 tile 都交台积电；Xeon 6 分 P/E 两条线；20A 取消；Raptor Lake 稳定性风波。
- 2025
18A 量产，Panther Lake 年底出货；陈立武任 CEO；美国政府与英伟达入股。
- 2026
1 月 CES 正式发布 Panther Lake；Clearwater Forest 计划上半年推出；Nova Lake 计划年底推出（据报道）。
Intel 二十年的关键技术
| 技术 | 诞生 | 解决什么 | 缺陷 | 现状/去向 |
|---|---|---|---|---|
| Core 微架构 | 2006（Core 2） | NetBurst 太热，回到宽而短、高能效 | 仍靠前端总线和北桥访问内存 | 此后所有 P 核的祖先，一直演进到今天 |
| 集成内存控制器 + QPI | 2008（Nehalem） | 内存延迟高、总线拥堵 | 平台和内存类型绑定更紧 | 成为标配；QPI 演变为 UPI |
| 环形总线 + 核显 | 2011（Sandy Bridge） | 核心、缓存、显卡高速互连，免独显 | 核心多了环太长 | 服务器改网格；客户端 2023 年起改为 tile 互连 |
| Tick-Tock | 2007 | 每次只改一件事，节奏稳定 | 工艺一卡，整个节拍失效 | 2016 年改为制程-架构-优化，后被放弃 |
| 大小核 + Thread Director | 2021（Alder Lake） | 用小面积凑多核，兼顾省电 | 依赖系统调度；AVX-512 被关 | 主流，桌面和笔记本全线采用 |
| EMIB | 约 2017 | 局部硅桥连芯片，比整块中介层省 | 只能连相邻的边 | Xeon 与代工客户主力方案 |
| Foveros / tile | 2020（Lakefield）；2023 大规模 | 按功能分块、分工艺，提良率 | 跨 tile 延迟、封装成本、散热 | 主流；Foveros Direct 混合键合接棒 |
| 封装内内存 | 2024（Lunar Lake） | 省电、省主板面积 | 不能升级，利润被内存吃掉 | Intel 称不作为后续主流标配 |
| 去掉超线程 | 2024（Lunar / Arrow Lake） | 省面积和功耗，安全性更简单 | 多线程要靠更多 E 核补 | 新客户端芯片普遍沿用 |
| Intel 18A | 2025 | RibbonFET + PowerVia，追回工艺 | 良率爬坡、成本高 | Panther Lake、Clearwater Forest 采用；14A 视客户而定 |
| IDM 2.0 / 代工 | 2021 | 让工厂吃满产能，分摊巨额投资 | 亏损大，外部客户难拉 | 进行中，获美国政府与英伟达投资 |
- 2006 年 Core 2 用“宽而短”取代 Pentium 4 的“高而窄”，Intel 重回领先。
- Nehalem 集成内存控制器，Sandy Bridge 加入核显和环形总线，Tick-Tock 节拍让 Intel 领先近十年。
- 10 纳米难产，桌面芯片在 14 纳米上停了约 6 年，AMD 和苹果趁机追上。
- Alder Lake 用大小核在工艺落后时凑出多核；Meteor Lake 用 tile + Foveros 拆芯片；Lunar Lake 把内存放进封装。
- 18A 带来环栅晶体管和背面供电，Panther Lake 是首个产品；代工业务和 14A 决定 Intel 的长期命运。
看看你的电脑是哪一代
在 Windows 里打开“任务管理器 → 性能 → CPU”，能看到型号。名字像“i5-2500”的，是 2011 年的 Sandy Bridge；“i7-12700H”是 12 代 Alder Lake，有大小核，任务管理器里核心数比线程数的一半多；“Core Ultra 7 155H”是 Meteor Lake，里面有 NPU；“Core Ultra 7 258V”是 Lunar Lake，内存在封装上，线程数等于核心数（没有超线程）；“Core Ultra 300 系列”（如 X9 388H）则是 2026 年的 Panther Lake。型号规则详见 x86 的未来。
1. Pentium 4 的问题是什么？Core 2 怎么解决的？
Pentium 4 把流水线切得太长（最多 31 级）去冲高主频，结果发热太大、猜错分支代价高。Core 2 改成 14 级、每拍 4 条的“宽而短”设计，主频较低但每拍干活多，性能和能效都更好。
2. Nehalem 把什么搬进了 CPU？好处是什么？
内存控制器。CPU 不再需要经前端总线和北桥中转去读内存，延迟降低、带宽提高。
3. Tick-Tock 是什么意思？它为什么失效？
Tick 年换新工艺、Tock 年换新架构，交替前进。10 纳米工艺长期造不好，新架构没有新工艺可用，节拍就断了，2016 年改为三步走。
4. P 核和 E 核各适合什么任务？Thread Director 做什么？
P 核单线程快，适合游戏、交互；E 核省电、面积小，适合后台和可以拆分的多线程任务。Thread Director 是核心里的硬件监视器，把每个线程的特征告诉操作系统，帮它决定放到哪种核心上。
5. EMIB 和 Foveros 有什么区别？
EMIB 是 2.5D：在基板里埋小硅桥，把并排的两块芯片的边连起来。Foveros 是 3D：把芯片叠在一块底座芯片上，用微凸点（Foveros Direct 则用铜对铜混合键合）上下连接。
6. Intel 18A 的两项新技术分别是什么？
RibbonFET：环栅晶体管，栅极四面包住纳米片沟道，关得更严。PowerVia：背面供电，把电源线放到晶圆背面，正面只走信号线。
延伸阅读
- Intel 新闻稿与架构日资料：Core 2（2006）、Nehalem（2008）、Sandy Bridge（2011）、Alder Lake 与 Thread Director（Architecture Day 2021）、Meteor Lake（2023）、Lunar Lake 与 Arrow Lake（2024）、Panther Lake 与 Intel 18A（2025 年 10 月技术巡展，CES 2026）。
- Intel Accelerated 活动（2021 年 7 月）：工艺节点改名与“四年五个节点”路线图；2024 年 9 月取消 20A 的公告；2025 年二季度财报中关于 14A 的说明。
- Intel 社区公告：Intel Core 13/14 代处理器不稳定问题的根因与微码更新（2024 年 7–10 月）。
- Intel Xeon 发布资料：Sapphire Rapids（2023）、Xeon 6 Sierra Forest / Granite Rapids（2024–2025）、Clearwater Forest（Hot Chips 2025 等）。
- Intel 封装技术资料：EMIB、Foveros、Foveros Direct；IEEE ISSCC / IEDM 相关论文；WikiChip 与 Chips and Cheese 对各代架构的分析。
- 媒体报道：AnandTech、Tom's Hardware、The Verge 等关于 Raptor Lake 稳定性、Lunar Lake 封装内内存、Nova Lake 规格（据报道）、美国政府与英伟达投资 Intel（2025 年 8–9 月）的报道；Mercury Research 服务器 CPU 份额数据。
- 本站相关页面：x86 五十年、走进死胡同的路线、AMD 路线、中介层、混合键合、芯粒与 UCIe、晶体管与制程。