晶体管·从平面到 FinFET 到 GAA
芯片里有几百亿个开关，叫晶体管。这一页讲清楚：开关长什么样，“3 纳米”“2 纳米”到底量的是什么，开关为什么从“平躺”变成“竖鳍”再变成“叠片”，以及为什么今天的竞争有一半已经转移到了封装上。
晶体管就是一个用电控制的水龙头
所有数字计算，最后都落在“开”和“关”两个状态上。晶体管就是做开关的。
1947 年，贝尔实验室做出第一个晶体管，用来代替又大又热、容易烧坏的电子管。今天芯片里用的是 1959 年前后同样在贝尔实验室发明的 MOSFET（金属-氧化物-半导体场效应晶体管）。名字很长，原理很简单：
- 它有三个“脚”：源极（Source）是电流进来的地方，漏极（Drain）是电流出去的地方，栅极（Gate）是控制开关的那只手。
- 栅极和硅之间隔着一层极薄的绝缘层（栅氧化层）。栅极加上电压，绝缘层下面的硅表面就会聚起一层电子，形成一条可以导电的“沟道”，电流从源极流到漏极：开。
- 栅极电压撤掉，沟道消失：关。
1971 年 Intel 的第一颗微处理器 4004 有约 2300 个晶体管；2024 年 NVIDIA 的 B200 一个封装里有约 2080 亿个。中间这五十年，基本就是“把这个开关做小”的历史。
- 1源极：掺了杂质、很容易导电的一小块硅，电流的入口。
- 2漏极：结构和源极一样，电流的出口。
- 3栅极：控制开关的电极。现在用金属做，所以叫“高 k 金属栅”。
- 4栅氧化层：只有几个原子厚的绝缘层，把栅极和硅隔开。
- 5沟道：栅极加电后，在硅表面形成的导电通道。源极和漏极之间的距离叫“栅长”。
- 6硅衬底：整片晶圆的“地基”。
摩尔定律，和 2005 年前后那次“刹车”
晶体管数量一直在涨，可是“免费的提速”在 2005 年前后结束了。
1965 年，戈登·摩尔观察到：芯片上的晶体管数量大约每年翻一倍（1975 年他改成约每两年翻一倍）。这就是摩尔定律。它不是物理定律，而是一个行业节奏。
1974 年，IBM 的罗伯特·登纳德（Dennard）又指出一件好事：晶体管尺寸缩小时，如果电压也按比例降低，单位面积的功耗保持不变。也就是说，每缩一代，晶体管更多、更快，芯片却不会更热。这叫登纳德缩放。那三十年里，CPU 主频从几 MHz 一路涨到几 GHz，软件什么都不用改就自动变快。
到了 2005 年前后，电压降不下去了：再降，晶体管就关不严，漏电暴增（原因见下文）。电压不降，频率再往上提，芯片就会热得受不了。于是主频停在 3–6 GHz，厂商改走“多核”路线。登纳德缩放结束了，摩尔定律还在喘着气往前走。
“3 纳米”不是任何东西的长度
工艺名字里的数字，早就和晶体管上任何一个真实尺寸对不上了。
在上世纪 90 年代以前，“0.5 微米工艺”确实表示栅长约 0.5 微米。但从 2000 年代起，各家为了表示“又进了一代”，名字每代大约乘以 0.7，跟实际尺寸逐渐脱钩。今天的“3 纳米”“2 纳米”只是代号，就像手机型号里的数字。
真正有意义的是两个“间距”：栅极间距（CPP，Contacted Poly Pitch），即相邻两根栅极的中心距离；最小金属间距（MMP），即最细一层金属线的中心距离。两者相乘，大致决定了一个逻辑单元有多大。
工艺名字像服装尺码里的“XL、XXL”：它告诉你这是新一代、更紧凑，但不告诉你袖长到底多少厘米。比较不同厂家时，Intel 的 18A、台积电的 N2、三星的 SF2 名字不同，真实密度要看间距和每平方毫米的晶体管数。
为了关得严，栅极从管一面变成管四面
晶体管越小，栅极对沟道的“掌控力”越弱。解决办法是让栅极把沟道包起来。
问题：越小越漏电
栅极就像捏水管的手。沟道很长时，源极和漏极离得远，栅极一捏就断流。可当栅长缩到二三十纳米，源极和漏极几乎挨在一起，漏极的电压会“隔空”影响到源极，在栅极够不到的硅深处开出一条偷偷导电的小路。这叫“短沟道效应”。结果是：开关明明关了，电还在流。这种电流叫漏电（leakage），它白白发热、耗电池。
解法：让栅极包住沟道
既然栅极只从上面管不住，那就让沟道“站起来”或者“悬起来”，让栅极从更多方向包住它：
- 平面晶体管（planar）：沟道平铺在硅表面，栅极只在上面，管 1 面。用了约 50 年，到 28/20 nm 一代基本到头。
- FinFET（鳍式晶体管）：把沟道做成一片竖着的薄“鳍”，栅极像马鞍一样跨在上面，管 3 面（左、右、上）。Intel 2011 年宣布、2012 年随 22 nm Ivy Bridge 量产（Intel 叫它 Tri-Gate）；台积电 16 nm 和三星 14 nm 在 2015 年前后量产。
- GAA 纳米片（Gate-All-Around，环栅）：把沟道切成几片横着叠起来的薄片，悬在空中，栅极从上下左右把每一片都包住，管 4 面。三星 2022 年在 3 nm（3GAE，三星叫 MBCFET）率先量产；台积电 N2 于 2025 年第四季度进入量产；Intel 18A（叫 RibbonFET）在 2025 年底开始出货 Panther Lake。
平面沟道平铺在硅表面，栅极只能从上面管。便宜、成熟，今天仍大量用于 28 nm 以上的芯片（电源管理、MCU、显示驱动）。
三代晶体管对比
每一次换结构，都是为了在更小的尺寸上把漏电压下去，同时让电流更大。
| 结构 | 栅极包几面 | 首次量产 | 代表工艺 | 解决了什么 | 留下的问题 |
|---|---|---|---|---|---|
| 平面 MOSFET | 1 面 | 1960s | 28 nm 及以上 | 结构简单、便宜，用了半个世纪 | 栅长缩到 20 多 nm 后漏电失控 |
| FinFET | 3 面 | 2011–2012（Intel 22 nm） | 16/14 nm 到 3 nm | 漏电大降，电压可以再降，性能和功耗同时提升 | 鳍只能整根加减；鳍越来越高、越来越薄，很难再缩 |
| GAA 纳米片 | 4 面 | 2022（三星 3 nm） | 三星 SF3、台积电 N2、Intel 18A | 控制力最强；片宽可调，设计更灵活 | 制造步骤更多、更难；成本更高 |
GAA 怎么造？先在硅片上交替长出硅层和硅锗层（像千层饼），刻成条，然后用选择性刻蚀把硅锗层“掏空”，只剩下悬空的硅片，再往空隙里填栅氧化层和金属栅。掏空这一步要在几纳米的缝里精确进行，是 GAA 最难的地方之一。
据台积电公布，N2 与 N3E 相比，同功耗下速度提升约 10–15%，或同速度下功耗降低约 25–30%，密度提升约 15%。这是厂商口径，实际收益因设计而异。
把电源线搬到晶圆背面
晶体管之外的另一个瓶颈：给它们送电的线太挤了。
传统芯片里，晶体管在硅片正面，上面盖着十几层金属线。信号线和电源线全挤在同一侧。电源线要从最上面的凸点一路钻下来，穿过所有细线层才到达晶体管。线越细电阻越大，电压在路上损失（叫 IR 压降），还占掉了大量本可以走信号的位置。
背面供电（Backside Power Delivery）的思路是：正面只走信号；把晶圆翻过来，磨掉背面的硅，在背面另做一套又粗又短的电源网络，直接从下面给晶体管供电。
Intel PowerVia（18A）
业界第一个量产的背面供电。用很细的“纳米 TSV”从背面接到晶体管层。2025 年底起随 Panther Lake 出货，服务器芯片 Clearwater Forest 计划 2026 年跟进。
台积电 Super Power Rail（A16）
电源直接从背面接到晶体管的源极和漏极，比通过通孔接更直接，也更难做。台积电官方口径为 2026 年下半年量产，首先面向高性能计算芯片。截至本文时，量产进度以台积电后续公告为准。
越来越难，越来越贵，提升越来越小
GAA 解决了漏电，但没有解决成本。每往前一代，代价都比上一代大。
SRAM 缩不动了
芯片里有大量 SRAM（静态存储器），用作缓存。一个 SRAM 存储单元由 6 个晶体管组成，对尺寸偏差特别敏感。近几代工艺里，逻辑电路还能缩，SRAM 却几乎停住了：台积电 N3E 的 SRAM 单元面积和 N5 一样，约 0.021 µm²；N2 据报道约 0.0175 µm²，靠纳米片才又缩了一点。
- 制造成本EUV 光刻机每台约 1.5–2 亿美元（新一代 High-NA 据报道约 3.5 亿美元以上），一座 2 nm 晶圆厂投资动辄两百亿美元。
- 设计成本据 IBS 等机构估算，在 3 nm、2 nm 上设计一颗复杂芯片要花数亿美元。只有出货量极大的产品（手机 SoC、GPU）才付得起。
- 提升放缓每代速度提升从过去的 30% 以上降到约 10–15%，功耗收益也在减小。
- 金属线电阻晶体管变好了，连接它们的铜线却越细越难导电，导线延迟和压降开始拖后腿（背面供电就是为此而来）。
- 热密度晶体管更密，每平方毫米的发热更集中；局部热点限制了频率。
- 光罩尺寸单颗芯片最大约 26 × 33 mm（约 858 mm²），工艺再先进也不能做得更大，详见 三堵墙。
下一步：把晶体管也叠起来
平面管还在大量使用，FinFET 是今天的主力，GAA 刚刚接棒；再往后是 CFET。
截至 2026 年 10 月：平面管仍是 28 nm 以上大量芯片的选择；FinFET 撑起了 16 nm 到 3 nm 的绝大部分产品；GAA 已在三星 3 nm/2 nm、台积电 N2、Intel 18A 上量产，苹果 A20 Pro 就是 N2 的首批产品之一。接下来的路线图大致是：
- 2025
台积电 N2（纳米片）第四季度进入量产；Intel 18A（RibbonFET + PowerVia）开始出货。
- 2026
台积电 N2P 与 A16（纳米片 + Super Power Rail 背面供电）按计划下半年量产；N2 被手机与 AI 芯片同时大量采用。
- 2027–28
三星计划在 SF2 系列上加入背面供电；台积电 A14 计划约 2028 年量产；Intel 14A 跟进，并可能采用 High-NA EUV。
- 2030s
CFET（互补场效应晶体管）：把 n 型和 p 型两个晶体管上下叠在一起，占地几乎减半。imec、台积电、Intel 已展示实验器件，量产预计在 2030 年代。
- 更远
二维材料（如二硫化钼）沟道，只有几个原子厚，可能在硅走到尽头后接棒，仍处于研究阶段。
桥梁：为什么封装成了第二个战场
把前面的事实放在一起：晶体管每代只快 10–15%，晶圆价格却翻着跟头涨；SRAM 缩不动；单颗芯片不能超过光罩尺寸。于是厂商开始在另一个地方找性能：不再追求把所有东西做在一颗最先进的芯片上，而是把多颗芯片用先进封装拼成一个系统。
计算部分用最贵的 N2 或 N3，缓存和 I/O 用便宜一两代的工艺，内存用 HBM，再用 CoWoS、SoIC 混合键合 把它们连得像一颗芯片。今天的 AI 加速器，性能有相当一部分来自封装。手机也一样：A20 Pro 既用上了 N2 纳米片，又把内存封装从“叠在头上”改成了并排的 WMCM。
你的手机里就有纳米片
2023 年起的 iPhone Pro 用台积电 3 nm（FinFET），2026 年的 iPhone 18 Pro 系列用的 A20 Pro 换成了 N2 纳米片。笔记本里如果是 Intel Core Ultra 第三代（Panther Lake），那就是 18A 的 RibbonFET 加 PowerVia。家里的路由器、充电器、电视遥控器里的芯片，多半还是几十纳米的平面管或 FinFET：便宜、够用。
1. 晶体管的三个“脚”分别是什么，哪个负责开关？
源极、漏极和栅极。栅极负责开关：加电压时在沟道里形成导电通道，电流从源极流到漏极。
2. “台积电 3 nm”的 3 nm 指的是栅长吗？
不是。它只是代号。N3 的栅极间距约 48 nm，最小金属间距约 23 nm，都远大于 3 nm。
3. 登纳德缩放是什么？它为什么在 2005 年前后结束？
它指晶体管缩小、电压同比降低时，单位面积功耗不变。电压降到一定程度后，晶体管关不严、漏电暴增，电压没法再降，于是功耗和发热跟着上去，主频提不动了。
4. FinFET 和 GAA 的栅极分别从几面包住沟道？
FinFET 是 3 面（左、右、上），GAA 是 4 面（每一片纳米片都被全包围）。
5. 背面供电解决了什么问题？
把电源线从正面的信号线堆里搬到晶圆背面，电源路径更短更粗，压降更小；正面腾出空间给信号线，密度和性能都能提高。
6. 为什么说封装成了“第二个战场”？
先进工艺每代提升变小、成本暴涨，SRAM 缩不动，单芯片受光罩尺寸限制。把不同工艺的芯片用 2.5D/3D 封装组合起来，成了提升系统性能更划算的办法。
延伸阅读
- G. E. Moore，“Cramming more components onto integrated circuits”，Electronics，1965；R. H. Dennard 等，“Design of ion-implanted MOSFETs with very small physical dimensions”，IEEE JSSC，1974。
- Intel，22 nm Tri-Gate 晶体管发布资料（2011 年 5 月）；Intel 18A、PowerVia、Panther Lake 与 Clearwater Forest 发布资料（2025–2026）。
- 三星电子，3 nm GAA（MBCFET）量产公告，2022 年 6 月。
- 台积电，N2 量产与 A16 / Super Power Rail 技术论坛资料及法说会（2024–2025），A16 官方时程为 2026 年下半年量产。
- 台积电 N2 与 N3E 工艺论文，IEDM 2024、ISSCC 2025（SRAM 密度）；WikiChip、TechInsights 对各代 CPP / MMP 的分析。
- CSET，“AI Chips: What They Are and Why They Matter”，2020（各节点晶圆成本估算）；关于 N2 晶圆约 3 万美元的媒体报道（2025）。
- imec 逻辑工艺路线图（CFET、二维材料沟道）。
- 本站相关页面：三堵墙、TSV、3D 堆叠与混合键合、CoWoS、A20 Pro、未来预测。